ICG综合时序违约

南波湾001 · 发表于 2024-5-16 21:15:45

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设计中clk是输入时钟，sys_clk是系统门控时钟，子模块用sys_clk也产生了一个门控时钟a_clk，综合完发现critical_path从clk到sys_clk再到a_clk ICG latch D端，查看路径发现在sys_clk ICG的latch延迟高达36ns（clk时钟周期15ns）。求助各位是不是需要在SDC或者DC里面设置什么东西？

南波湾001 · 发表于 2024-5-18 15:58:41

问题解决，gated clock本身非常容易成为critical path，因此在综合阶段需要特殊约束，用命令set_gate_clock_latency

darlingwqm · 发表于 2024-5-20 08:35:27

谢谢分享

[求助] ICG综合时序违约

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