对老生常谈的话题hold time violation的个人理解还有疑惑

wgej1987 · 发表于 2013-6-17 19:47:43

数据到达下级寄存器比时钟skew还要短才会有hold违例吗？

plerain · 发表于 2013-6-18 21:55:16

嗯嗯，学习了

zgq800712 · 发表于 2013-6-25 22:58:12

回复 1# 39123811

看不懂，插入负边沿reg也能提供1/2周期的保持时间吧？

jassom · 发表于 2013-8-25 22:12:50

哈哈，看了楼主画的图，笑惨了

yangxb303 · 发表于 2013-8-28 05:38:23

学习了

清葱黏梢 · 发表于 2013-8-28 23:38:19

共同关注！！！

0223 · 发表于 2013-8-29 07:48:04

9楼、10楼说的在理，一般加入buffer是可以解决hold问题的

Liz6868 · 发表于 2015-5-29 16:27:34

满足的飘过！

murphy522 · 发表于 2015-5-29 17:47:33

哥们，你画的图可以，像外国人画的。 FPGA 内部的 DFF 到 DFF 这个基本是芯片等级决定的。这个之间的逻辑不要弄太大一般没什么问题。如果逻辑很复杂，自己多嵌几个寄存器分散到逻辑中

我也要当学术帝 · 发表于 2016-12-21 21:38:16

回复 10# warmheard

学习了~赞！

[求助] 对老生常谈的话题hold time violation的个人理解还有疑惑