EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31133|排名: 6

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 2 3 4 567 8 9 10 ... 890 / 890 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[原创] NVMe高速传输之摆脱XDMA设计15：NVMe控制器设计	xianuser 2025-7-26	0276	xianuser 2025-7-26 16:32
[求助] 关于综合时max_transition time的问题 ...2	willwillwill 2010-3-8	189967	jinyl123 2025-7-25 16:07
[求助] Gvim个别命令失效	时间在走人在变 2025-7-24	1316	flyger 2025-7-25 11:33
[原创] Verilog高级数字系统设计技术与实例分析 ...2 3	Emmet_73 2022-10-13	214941	JiayouTinger 2025-7-25 10:52
[求助] dc综合icg如何创建path_group	y1226288791 2025-7-21	5436	Bealan 2025-7-24 16:32
[原创] pcie扫盲贴 ...2 3 4 5 6..9	shiyinjita 2014-4-10	8453304	ahuhemin 2025-7-24 16:26
[求助] verilog/systemverilog混合编译	独孤败天999 2023-6-30	82543	polarious 2025-7-24 13:31
[求助] Dc综合各种warning截图，求助 ...2 3	petrel87 2016-5-30	2115838	尐翟 2025-7-23 19:33
[求助] SPI的参数SSI_ENH_CLK_RATIO有什么作用	zhaoyujie 2025-7-21	5441	zhaoyujie 2025-7-23 17:11
[求助] 大家看看这么写时钟约束有没有问题	唐三彩骆驼 2025-7-22	3399	wenzheng1998 2025-7-23 16:31
[原创] RDMA简介8之AXI分析	xidianuser 2025-6-24	1685	llwdahai 2025-7-23 16:29
[求助] Verdi 遇到 undefined module 问题 - [悬赏 700 信元资产] ...2 3	jumpyoung 2024-11-22	223165	Lenv123 2025-7-23 08:33
[原创] delta-sigma verilog程序 ...2	tyler861021 2018-5-21	115339	andersondon 2025-7-22 18:36
[求助] CDC工作量评估 ...2	stancao 2018-1-21	159586	manish12 2025-7-22 18:27
[求助] CDC 异步检查问题	wls501 2013-7-1	78005	manish12 2025-7-22 18:26
[求助] c家的Cerebrus ...2	kk2009 2021-12-28	167359	SuperLYL 2025-7-22 11:04
[资料] ARM GIC600相关文档（中断管理）	hanyusky10 2020-7-25	73618	叫我草草 2025-7-22 10:16
[原创] Xilinx高端FPGA PCIE3.0IP分析文档 ...2 3 4	TimChern 2018-8-8	3013197	ifxjack 2025-7-21 22:01
[求助] 在sdc中，主时钟声明了异步，生成时钟还需要声明嘛？	EEDong 2025-7-7	9616	shandidongren 2025-7-21 18:51
[求助] synplify综合问题：module name 被定义成一个宏，工具报 undefined module	npu_wj 2025-7-19	1460	wenzheng1998 2025-7-21 17:46
[求助] 部分input无时序报告，请问是什么原因？	li8664228 2025-6-25	2528	li8664228 2025-7-21 16:22
[求助] faltten SDC对于前端来说怎么获得呢？ ...2	Bradji 2022-6-19	134375	mongolue 2025-7-20 10:01
[求助] 【求助】扫描链中ScanEnable、ScanDataIn、ScanDataOut如何复用其他信号？	13129969857 2019-10-8	43016	L_2023 2025-7-19 18:17
[求助] DC和PT中的时序约束是同一个吗？ ...2	flyingsheep 2013-3-25	1917649	L_2023 2025-7-19 17:39
[原创] spyglass脚本命令 ...2 3 4 5 6..16	夏尔 2019-12-7	15148875	L_2023 2025-7-19 10:32
[原创] 个人写的DDR3的工作原理，欢迎大家拍砖！精华1 ...2 3 4 5 6..47	dzplay 2015-5-23	466151721	Jimoas 2025-7-18 18:34
[原创] VCS和NCVerilog的仿真脚本 ...2	jefrrey 2021-4-4	156491	communicator 2025-7-18 15:57
[求助] DC综合求助！	电解质 2025-7-6	5616	communicator 2025-7-18 15:48
[求助] 恕我愚笨，确实没琢磨明白DC里的DRC约束为什么要那么设置。 - [已解决] ...2	北风1号 2022-6-29	189363	communicator 2025-7-18 15:44
[原创] 急寻：有0.18 工艺平台上的efuse IP开发，有PDK经验者	yqylyg 2025-7-18	0385	yqylyg 2025-7-18 15:36
[求助] pt和tempus 怎么判断两个clock之间是异步还是同步？	Bradji 2025-6-25	6571	Bradji 2025-7-18 14:03
[资料] AMBA-AXI、AHB、APB协议简介0919.pdf ...2	tengjiexx 2023-5-6	122878	潛龍勿用 2025-7-18 09:38
[求助] 在ubuntu2024.04 上，使用XILINX vivado 2025.1 综合时出现窗口没响应	大龄青年 2025-6-28	3513	issvlsipd 2025-7-17 21:40
[求助] elf生成bit	110500623 2012-1-9	44629	xiaoweiniu 2025-7-17 19:48
[资料] c家数字DDI22.12 ...2 3 4	kk2009 2023-5-26	389368	Dirichlets 2025-7-17 15:30

1 2 3 4 567 8 9 10 ... 890 / 890 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 1 |主题: 31133|排名: 6

快速发帖

浏览过的版块

站长推荐 /1