EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31144|排名: 12

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 57 58 59 606162 63 64 65 ... 890 / 890 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[讨论] 小规模ASIC芯片架构如何设计？可通过接口进行参数配置	helimpopo 2024-1-10	51591	fuxugang 2024-1-22 10:14
[求助] 估值10+亿SSD存储主控芯片设计公司急招 SSD项目经理PM 60W	shearerliu 2024-1-21	01073	shearerliu 2024-1-21 16:21
[资料] FPGA设计实战.pdf 发书 ...2 3 4 5 6..7	zx5290 2016-12-13	6420500	liguchu 2024-1-20 09:22
[资料] 共享Altera比较老的IP解密工具	doomsten 2013-5-16	96875	qiao982 2024-1-20 00:47
[资料] 通向FPGA之路---七天玩转Altera之基础篇V1.0	zjllh 2015-7-7	73029	qiao982 2024-1-20 00:45
[资料] FPGA 设计方法分析 ...2 3	小相 2016-6-21	218543	qiao982 2024-1-20 00:39
[资料] FPGA资料，与大家分享	ZTL_xiao 2016-5-6	83123	qiao982 2024-1-20 00:33
[求助] Xilinx Vivado 18.3 DDR3 MIG IP with AXI4 interface 写入功能错乱	矿工联盟盟主 2024-1-15	62152	矿工联盟盟主 2024-1-19 15:38
[求助] modelsim中全局宏定义如何设置	xdf666 2024-1-18	11760	liuguangxi 2024-1-18 20:57
[资料] An Overview of DPD Algorithm and Techniques ...2	691564736 2013-5-25	169617	etopjp 2024-1-17 20:46
[求助] 关于sram设计的疑惑	justicelin 2023-12-31	31652	临界 2024-1-17 19:34
[求助] 每位累加求和简便写法？	xdf666 2024-1-17	32044	xdf666 2024-1-17 17:11
[求助] lec 如何在逻辑锥中穿过 unmapping 的 latch	温柔阴影 2024-1-17	0939	温柔阴影 2024-1-17 11:13
[求助] 问下大家都用什么软件来画verilog波形图啊	hjacky2010 2015-2-9	84205	harry_hust 2024-1-17 09:33
[原创] 什么情况下不用多晶电阻，用有源电阻或者阱电阻	白驹 2024-1-16	0933	白驹 2024-1-16 20:23
[求助] 处理器设计 & RI5CY & RISC-V & 数字设计 & 硬件木马检测 - [悬赏 300 信元资产]	北极的星辰 2024-1-16	01421	北极的星辰 2024-1-16 19:41
[求助] 求双精度浮点数除法verilog IP	helimpopo 2024-1-16	11220	ht_lch 2024-1-16 18:47
[求助] ram IP	007无敌 2023-12-18	41486	007无敌 2024-1-16 16:04
[求助] sram先写再读出问题QAQ - [已解决]	GloriaMoran 2024-1-15	61981	zhongzhetao 2024-1-16 15:39
[求助] 插入clock gating后的网标仿真	microsofthard 2011-7-8	74563	0_hila_0 2024-1-16 15:09
[求助] 锁存器（LATCH）的verilog写法？ ...2	283145107 2023-12-20	114062	yuanpin318 2024-1-15 19:57
[讨论] 设计要懂验证吗？	Wade_ 2024-1-3	51765	Wade_ 2024-1-15 15:29
[求助] 如何在verilog里定义小数，为什么我定义输入xy是小数在真正运行时自动取整？	sins17 2023-2-28	52307	sins17 2024-1-15 11:05
[求助] 有没有大神用synopsys的DWC_XGMAC	arccosx 2024-1-15	01024	arccosx 2024-1-15 10:59
[求助] 进位旁路加法器的关键路径	zhujianhuax 2024-1-14	11654	kuangjianghua 2024-1-15 09:41
[求助] PTM 22nm 的nominal Vdd 是0.8V，是否还可以工作在其它电压下	doudou6522 2016-9-6	43671	cxmmzz 2024-1-14 22:52
[求助] 滤波器	zhujianhuax 2023-12-4	41559	zhujianhuax 2024-1-14 17:36
[求助] SRAM尺寸设计	xduic 2024-1-2	21451	andyfan 2024-1-14 10:06
[讨论] 在存储器构建中，什么时候使用寄存器，什么时候使用SRAM ...2	xujieming 2024-1-9	113416	kk2009 2024-1-14 09:47
[求助] 综合时cell选用求助 - [悬赏 100 信元资产]	watertree 2024-1-5	72040	watertree 2024-1-13 13:33
[讨论] debussy 如何加载 parameter文件？就是include里面的文件	feitengyu 2024-1-11	21278	gaurson 2024-1-12 20:46
[求助] sdfmax和sdfmin的区别？ ...2	绿茶盖儿 2013-5-31	1212344	静心聆听 2024-1-12 15:07
[求助] Verdi导出RTL代码中instance路径	Blue_IC 2024-1-10	41944	夏尔 2024-1-12 10:43
[原创] Malogic FPGA Board 优惠活动	dodoee 2024-1-11	21189	dodoee 2024-1-12 08:18
[求助] 用DC逻辑综合的时候输入check_timing之后报错	thrallzy 2024-1-11	01234	thrallzy 2024-1-11 21:46

1 ... 57 58 59 606162 63 64 65 ... 890 / 890 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31144|排名: 12

快速发帖

浏览过的版块

站长推荐 /1