ISE环境下使用Verilog设计RAM写模块出现问题

xjmiles

把Quartus环境下调试正确的RAM读写模块在ISE14.7中重新综合后出现问题，RAM读部分正常，RAM写部分出现问题如下：Par:288 - The signal ram_addr_bus<0>_IBUF has no load.  PAR will not attempt to route this signal.
Par:288 - The signal data_in_bus<4>_IBUF has no load.  PAR will not attempt to route this signal.
之前也有一个论坛的网友遇到类似的问题，他的帖子链接是http://bbs.eetop.cn/viewthread.php?tid=266932，
希望能得到解答，谢谢！

acgoal

回复 1# xjmiles


   检查一下，你这个信号所驱动的模块应该是被优化掉了，或者这个信号被优化掉了。最好分析一下逻辑优化报告。

xjmiles

回复 2# acgoal


我自己写的RAM写模块的代码是这样的：

always @(posedge ram_clk)
  begin
  if(wr_rst==1'b0)
  ledtmp<=4'b1010;
  else if (wr==1'b0)
  mema[ram_addr_bus]<=data_in_bus;
  ledtmp<=data_in_bus[3:0];
  end
assign led=ledtmp;


麻烦您看一下我的这个模块的问题是在哪里！(上位机写信号是低电平有效)

xjmiles

回复 2# acgoal


是被优化掉了，出现的问题就是布局布线警告288(WARNINGar:288)，我在网上查找找到这个相关的一点信息：http://china.xilinx.com/support/answers/30985.html
我看了这个网页之后也没有明白解决这个警告的方法，因此在论坛里求助，

acgoal

回复 4# xjmiles


    你的ram输出数据有用吗？否则整块ram会被优化掉的。所以地址线肯定会被优化掉的。

xjmiles

回复 5# acgoal


   RAM输入输出的数据都有用，这个RAM是上位机和下位机通信过程中的一个缓存

cyt66

xjmiles 发表于 2015-8-29 08:45
回复 5# acgoal

楼主解决这个问题了吗，我也是ISE14.7综合输出输出的数据线和控制线都报这个错误