Xilinx ise软件 verilog编程时钟IP核

aa_hao · 发表于 2016-8-17 14:35:32

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外部晶振的60MHz的，想用IP核得到10.23M的主时钟，clk uclk(.CLK_IN1(sysclk),
                                                                                 .CLK_OUT1(clk),
                                                                                 .RESET(~rst),
                                                                              .LOCKED(locked));
sysclk是60M，得到的clk的10.23M，我在后面把clk这个信号直接作为时钟信号使用可以吗？下面是部分代码，为什么在仿真的时候clkena没有输出（一条红线，值是X）
clk uclk(.CLK_IN1(sysclk),
      .CLK_OUT1(clk),
      .RESET(~rst),
      .LOCKED(locked));
Sim_CodeNCO unco(.clk10dot23(clk),
                           .rst(rst),
      .iniena(iniena),
      .modifyfreq(modifyfreq),
      .clk1dot023(clkena)); /*由10.23M的到一个1.023M的输出。

newwalkman · 发表于 2016-8-17 14:58:12

两次变频，好像有的芯片不支持pll级联

aa_hao · 发表于 2016-8-17 15:54:42

回复 2# newwalkman
PLL级联是指什么意思？我刚开始学这个不太懂

huster · 发表于 2016-8-17 17:51:59

你的复位到底是高有效还是低有效？

aa_hao · 发表于 2016-8-17 20:10:02

回复 4# huster
在子模块中，低是复位，高是正常工作；时钟IP核这里，我单独拿它做仿真，是低才有输出波形

huster · 发表于 2016-8-19 12:20:14

没明白我的意思？你2个模块的复位一个高有效一个低有效？永远有一个处于复位态

besarkecil · 发表于 2018-4-15 09:27:44

thanks for sharing

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