问个问题，1个clock和两个经过PLL产生的clock

scutlee · 发表于 2024-4-11 10:09:46

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1个25MHz的clock，输入PLL之后输出生成2GHz的clock，然后分频产生2MHz的clock。现在有3个clock，那这三个clock可不可以认为是同步的，然后这三个时钟域的信号不需要同步逻辑。

violey · 发表于 2024-4-11 11:39:35

当然不是同步的了

scutlee · 发表于 2024-4-11 13:56:05

violey 发表于 2024-4-11 11:39
当然不是同步的了

为什么不是同步？？？那25MHz经过分频生成2MHz能认为是同步的么？？

seayang811 · 发表于 2024-4-11 15:34:34

在理论上，如果这三个时钟都是从同一个参考时钟源派生而来，并且经过了相同的延迟或者对齐操作，那么它们可以被认为是同步的。在你的情况下，假设所有的时钟都是从同一个25MHz的时钟源开始，并且通过PLL和分频器产生，那么这三个时钟信号可以被认为是同步的。

zxkl317408 · 发表于 2024-4-11 17:42:11

seayang811 发表于 2024-4-11 15:34
在理论上，如果这三个时钟都是从同一个参考时钟源派生而来，并且经过了相同的延迟或者对齐操作，那么它们可 ...

算是同源吧，同步不一定，延时都不一样

xhopo · 发表于 2024-4-12 10:30:49

2G和分频的2M可以是同步的也可以是异步的，具体取决于时序约束。我觉得2G和25M也可以按照同步时钟约束，但实际上只有在PLL相位锁定且jitter不大时才能算真正的同步时钟

scutlee · 发表于 2024-4-12 15:57:24

xhopo 发表于 2024-4-12 10:30
2G和分频的2M可以是同步的也可以是异步的，具体取决于时序约束。我觉得2G和25M也可以按照同步时钟约束，但 ...

25MHz分频产生2MHz，那么可以通过时序约束把这三个时钟设定位同步的吗？？

scutlee · 发表于 2024-4-12 15:58:18

seayang811 发表于 2024-4-11 15:34
在理论上，如果这三个时钟都是从同一个参考时钟源派生而来，并且经过了相同的延迟或者对齐操作，那么它们可 ...

要经过什么样的操作才可以认为这三个时钟同步呢？？？

FrozenlipX · 发表于 2024-4-12 16:04:27

本帖最后由 FrozenlipX 于 2024-4-12 16:06 编辑

scutlee 发表于 2024-4-12 15:58
要经过什么样的操作才可以认为这三个时钟同步呢？？？

在后端做delay balance，前提是PLL ref to output delay固定，但得不偿失

scutlee · 发表于 2024-4-15 09:44:17

FrozenlipX 发表于 2024-4-12 16:04
在后端做delay balance，前提是PLL ref to output delay固定，但得不偿失

如何得不偿失，有什么副作用？？

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