问个问题，1个clock和两个经过PLL产生的clock

scutlee

   

xhopo 发表于 2024-4-12 10:30
2G和分频的2M可以是同步的也可以是异步的，具体取决于时序约束。我觉得2G和25M也可以按照同步时钟约束，但 ...

需要怎么约束才能认为这三个clock同步

EEDong

我的理解，同步异步主要是为了讨论电路中的亚稳态。
1、如果你能确保信号在三个时钟域之间传递的时候不会引发亚稳态，在RTL阶段就不用纠结同步异步的问题。只需要在约束的时候对时钟之间的关系进行约束（比如生成时钟等）
2、这三个信号一定是同步时钟。同步时钟主要是有稳定的相位差，这三个时钟的相位差是确定的。以时钟上升沿采样为例，异步电路由于具有不确定的相位差，所以异步时钟的两个上升沿具有随机性，因此信号的跳变从一个时钟域到另一个时钟的传播过程很可能出现setuphold为例。这三个时钟信号之间的相位差是恒定的，所以信号的跳变在这些时钟域时间传播的时刻肯定都是和上升沿对齐的，不会出现setuphold为例。
3、实际操作的过程中，2Mhz可以约束成2Ghz的生成时钟。但是2Ghz和25Mhz之间怎么约束我不知道。我菜

xhopo

   

scutlee 发表于 2024-4-12 15:57
25MHz分频产生2MHz，那么可以通过时序约束把这三个时钟设定位同步的吗？？
...

25M直接分到2M，可以通过create_generated_clock从25M建立一个派生时钟到2M，它们之间可以约束为同步关系，2G的PLL因为相位锁定和抖动，需要具体分析，如果能保证具有稳定的相差，也可以create_clock建立一个时钟（不用过多处理，默认情况下工具会将所有存在时钟路径的时钟作为同步时钟分析，当然最好是set_clock_groups设置时钟组）