vcs 同步时钟采样问题-deraceclockdata没有用

xingerzh · 发表于 2023-10-4 11:06:40

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设计中有两个同步时钟，周期是整数倍。从一个时钟中的数据向另一个时钟发送的时候，会出现采样不正确的问题（采样在上升沿以后），听闻大佬和VCS User Guide都说要加入deraceclockdata选项，但是还是没用，这是为什么呢？

yangq716 · 发表于 2024-2-29 17:15:14

你这两个时钟频率之间是不是不是1比2 的关系，我也遇到这个问题，两个同步时钟是1比2 的时候这个选项是有用的，1比4的时候这个选项就没有用了

xingerzh · 发表于 2024-4-20 14:59:13

yangq716 发表于 2024-2-29 17:15
你这两个时钟频率之间是不是不是1比2 的关系，我也遇到这个问题，两个同步时钟是1比2 的时候这个选项是有 ...

不是一比二，是一比好几十，这样也没有用嘛

FrozenlipX · 发表于 2024-4-21 22:18:55

你先说清楚你现在是RTL simulation,还是post netlist simulation

xingerzh · 发表于 2024-4-22 08:59:44

FrozenlipX 发表于 2024-4-21 22:18
你先说清楚你现在是RTL simulation,还是post netlist simulation

rtl仿真

FrozenlipX · 发表于 2024-4-22 12:48:22

xingerzh 发表于 2024-4-22 08:59
rtl仿真

vcs是单纯地按edge timing去计算的，不要搞太复杂，在rtl里给点delay对齐2个clock edge，在flop out也给点delay

FrozenlipX · 发表于 2024-4-22 15:38:55

xingerzh 发表于 2024-4-22 08:59
rtl仿真

直接加delay对齐clock edge，在flop out也加点delay

binnq · 发表于 2024-4-23 17:01:51

感谢

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