始终信号能接入到寄存器的D口做逻辑使用吗？

Wade_

如上图代码，clk_f和clk_s是同步时钟，clk_f利用寄存器二分频产生clk_s。我想实现当clk_s为高的时候输出a，为低的时候输出b。 这种做法可行吗？在约束和时序分析上有没有什么问题？

kk2009

当然可以这样做：
1，只是DFT的时候，会有warning出来，clk输入到D端。有可能导致芯片上DFT有错。
2，另外就是PR，长clock tree的时候要小心
3，tmp如果跟clk_s domain还有交互就更要小心。

Wade_

kk2009 发表于 2024-4-24 02:58
当然可以这样做：
1，只是DFT的时候，会有warning出来，clk输入到D端。有可能导致芯片上DFT有错。
2，另外 ...

明白了，谢谢。