用Genus synthesis后缺少VDD VSS 问题

Jabbawackeez · 发表于 2020-10-5 06:08:24

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各位大神，当我用Genus 将写好的systemverilog文件 synthesis之后，我在cedence里import这个.v文件来生成schematic时， schematic中所有digital cell 的VDD 和VSS 都没有自动连接在一起，有什么好办法可以让生成schematic中的所有digital cell的VDD 和VSS 都自动连接在一起吗？

bagshtag · 发表于 2020-10-5 18:46:14

is pins connected in netlist? Or no?

Jabbawackeez · 发表于 2020-10-6 00:19:52

bagshtag 发表于 2020-10-5 18:46
is pins connected in netlist? Or no?

pins are not connected in netlist

leejohannes · 发表于 2024-4-25 13:32:04

search:

);
  input

replace with:

, VDD, VSS);
  input VDD;
  input VSS;
  input

search:

));

replace with:

, .VDD(VDD), .VSS(VSS));

leejohannes · 发表于 2024-4-25 13:35:06

您要是有功夫就手动一个个改sch。。。
原则上是因为综合的timing lib中就不带VDD 和 VSS，所以导致的netlist不带vdd和vss
也就是最后生成的sch不带
解决办法
1. genus加生成power的指令，我也不知道具体是什么
2. 手动修改sch
3. 批量修改生成的netlist，记住上面我给出的原理，小的时候。你有这么高速运转的机器进入中国。。。

leejohannes · 发表于 2024-4-25 13:35:55

对了导入的时候记得把全局的vdd改掉，我反正不喜欢生成的pin脚带感叹号

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