数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31012|排名: 6

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 52 53 54 555657 58 59 60 ... 887 / 887 页下一页

新窗全部主题最新热门热帖精华更多 \| 显示置顶		作者	回复/查看	最后发表


[求助] Verdi导出RTL代码中instance路径	Blue_IC 2024-1-10	41655	夏尔 2024-1-12 10:43
[求助] .cshrc文件是干嘛的？ ...2 3	朱鹮2011 2015-8-3	2327669	夏尔 2024-1-12 10:16
[原创] Malogic FPGA Board 优惠活动	dodoee 2024-1-11	21007	dodoee 2024-1-12 08:18
[求助] 用DC逻辑综合的时候输入check_timing之后报错	thrallzy 2024-1-11	01069	thrallzy 2024-1-11 21:46
[求助] gcc吞语句问题	realom 2023-11-17	1974	AlvinRolling 2024-1-11 20:34
[求助] 怎么在Modelsim里使用Notepad++	nuobeierjiang 2023-11-15	21192	AlvinRolling 2024-1-11 20:32
[求助] Synopsys综合前RTL级功耗仿真	南波湾001 2023-12-6	21414	AlvinRolling 2024-1-11 20:24
[求助] 数字电路如何从门级反推行为级	Mrikato 2024-1-2	31180	AlvinRolling 2024-1-11 20:12
[求助] vcs编译时钟频率求助	Aaronlmy 2023-12-29	21214	AlvinRolling 2024-1-11 20:11
[求助] POR和BOR的区别	Alex_Liu95 2024-1-10	12558	freemanhans 2024-1-11 16:46
[求助] AHB总线multi-cycle问题 ...2	jiajie0628 2021-6-15	145393	zsj230713 2024-1-11 10:31
[解决] Verdi打开filelist问题	kyaaaa 2024-1-10	41820	kyaaaa 2024-1-10 17:23
[原创] 基于FPGA的千兆以太网UDP 硬件协议栈 ...2 3 4 5 6..16	eebinqiu 2016-2-15	15972047	im.leo 2024-1-10 16:45
[求助] error: too many initializers	sins17 2024-1-10	0739	sins17 2024-1-10 15:06
[资料] 如何以硬件思维看穿你的verilog ...2 3 4 5 6	MACROY 2018-1-23	5119188	sugarlovestudy 2024-1-10 14:11
[解决] 代码综合以后，资源没有or 不显示是什么原因 - [阅读权限 255]	西西在冰城 2024-1-10	0587	西西在冰城 2024-1-10 10:55
[解决] Verdi可以不通过vcs编译直接看code吗	kyaaaa 2024-1-9	21979	kyaaaa 2024-1-9 20:39
[求助] 纯组合逻辑的模块在时序路径中的约束	打不出空白 2024-1-9	11185	莫名晴天 2024-1-9 17:15
[求助] verilog的$display能控制打印字符的颜色吗 ...2	wenjohnny 2020-4-28	107152	Hillusionary 2024-1-9 13:28
Logical Effort Designing Fast CMOS Circuits ...2 3 4 5 6	superchip 2009-12-8	5014235	omnik 2024-1-9 11:40
[求助] 请问理想CIC滤波器是怎么计算的? - [已解决]	typhoon222 2023-11-16	41377	wufeng233 2024-1-9 10:34
[求助] 求教DC综合时设置input_delay与output_delay问题！	HADIST 2013-5-25	88654	AlexS 2024-1-8 16:24
[求助] 网表中时钟信号出现assign	hzdzkjly 2013-12-4	53493	iatach 2024-1-8 14:42
[原创] generate clk 定义在output port（PAD）上	iatach 2024-1-3	21121	iatach 2024-1-8 14:38
[求助] 【求助】关于encounter进行nanoroute布线时PIN无法连接的问题	喵咪呼噜love 2016-5-5	33878	stamp330 2024-1-8 14:32
[原创] 设了multicycle又设了异步会有啥情况出现	马奔 2024-1-8	1785	hxy2018 2024-1-8 12:04
[资料] Altium Designer（Altera FPGA原理图库与封装库）很全 ...2 3 4 5 6..13	平凡的足迹 2014-8-22	12347431	yzwbb2013 2024-1-7 21:03
[资料] AXI协议	Real__Madrid 2023-8-13	81983	yzwbb2013 2024-1-7 20:48
[求助] LVPECL共模输出电平问题	blacksemir 2015-12-13	75613	jincong 2024-1-7 00:06
[求助] pt中hold违例的情况与icc中不同的问题	aaaalei 2023-12-24	21132	zero_0 2024-1-5 17:32
[原创] 国企急需验证负责人北京	微电子猎头 2024-1-5	01014	微电子猎头 2024-1-5 17:21
[求助] 求dw pcie rp databook. 不是DM	helloamigos 2024-1-5	0899	helloamigos 2024-1-5 15:16
[求助] 求助！数字电路如何实现对数运算！！ ...2	xlt9999 2011-10-11	166269	liuguangxi 2024-1-5 14:21
[求助] VCS netlist仿真没有sdf反标怎么处理	zhijun_wang 2024-1-4	1832	zero_0 2024-1-5 12:16
[求助] 带macro的upf设计	SGengiant 2023-11-20	51249	SGengiant 2024-1-5 10:55

1 ... 52 53 54 555657 58 59 60 ... 887 / 887 页下一页

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31012|排名: 6

快速发帖

浏览过的版块

站长推荐 /1