在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜全文
[讨论] 怎么用4选1 mux搭建一个1024选1选择器?? scutlee 2024-6-19 21008 harry_hust 2024-6-19 14:11
[讨论] 时钟与脉冲 dreamer21 2024-6-17 21076 dreamer21 2024-6-18 18:39
[原创] 设计一个FPGA显卡,兼容Windows WDDM 新人帖 VFINE 2024-6-16 41637 mfkiwl 2024-6-18 18:30
[求助] spyglass显示Domain_Missing什么意思,是这个时钟没有对应作用域吗 - [悬赏 52 信元资产] tdtlsh 2024-6-18 0818 tdtlsh 2024-6-18 17:12
[原创] FPGA设计之时序约束 mdy-郭柏荣 2019-8-3 13757 mfkiwl 2024-6-17 20:15
[求助] 关于触发与握手  ...2 关东煮游泳 2024-6-11 111875 关东煮游泳 2024-6-17 19:02
[求助] ccs库计算 fangwang85 2024-6-13 1798 pc0918 2024-6-17 17:24
[讨论] 做spyglass遇到error?? scutlee 2024-6-17 0686 scutlee 2024-6-17 16:49
[讨论] spyglass怎么屏蔽一些模拟模块?? scutlee 2024-6-13 21138 scutlee 2024-6-17 16:46
[原创] 承接上个帖子,求问verilog中task用非阻塞赋值与阻塞赋值的区别 新人帖 niuchenxu 2024-6-16 01055 niuchenxu 2024-6-16 18:58
[求助] verilog里task中使用非阻塞赋值 新人帖 niuchenxu 2024-6-16 0989 niuchenxu 2024-6-16 18:49
[求助] VCS仿真,UVM验证平台,compile报错问题求助 justinherman 2022-7-2 32553 ruoshuihjjj 2024-6-16 11:05
[讨论] vivado卡在technology mapping 是什么意思??? scutlee 2024-5-8 62083 774110102 2024-6-14 16:50
[讨论] spyglass的模拟模块?? scutlee 2024-6-14 0671 scutlee 2024-6-14 11:24
[求助] synplify XMR cross module reference 生成了black box icdv_后生 2024-5-26 11099 icdv_后生 2024-6-14 09:35
[讨论] AXI Axcache[1]与4K边界处理 dreamer21 2024-6-13 11215 dreamer21 2024-6-13 21:04
[求助] spyglass吃RTL文件时,有的模块是现有IP,但是会报错 - [已解决] tdtlsh 2024-6-13 11432 puxiancheng 2024-6-13 18:27
[求助] spyglass显示Domain_Missing什么意思,是这个时钟没有对应作用域吗 - [悬赏 12 信元资产] tdtlsh 2024-6-13 01164 tdtlsh 2024-6-13 16:00
[求助] spyglassSDC报错,set_false_path拒绝应用于输出管脚悬空的地方应该怎么解决 - [悬赏 12 信元资产] tdtlsh 2024-6-13 0996 tdtlsh 2024-6-13 15:56
关于DC综合的几个问题。望各位不吝指教! 东方之子yj 2008-3-31 817843 liuhao8365 2024-6-13 15:03
[求助] 求IEEEpaper about I3C kk2009 2024-2-27 51603 igolaps 2024-6-13 14:02
[讨论] vivado有syntax error files scutlee 2024-6-13 11148 A1985 2024-6-13 13:51
[求助] 学习ICC 鹅鹅鹅丶 2024-6-13 0646 鹅鹅鹅丶 2024-6-13 12:02
[讨论] vivado的操作怎么queued?? scutlee 2024-6-7 11033 acgoal 2024-6-13 10:38
[讨论] PLL的输入和输出时钟是同步时钟吗?? scutlee 2024-6-12 21517 scutlee 2024-6-13 10:07
[原创] Verilog数字VLSI设计教程Lab05详细流程 dreamer180 2019-11-16 32918 ic987ic 2024-6-12 21:46
[原创] Verilog数字VLSI设计教程Lab04详细流程 dreamer180 2019-9-24 12234 ic987ic 2024-6-12 21:45
[原创] ATPG Tutorial dreamer180 2019-10-30 52696 igolaps 2024-6-12 19:11
[招聘] CPU数字设计资深工程师,薪资不超过150万现金都可以 梁山伯与猪硬来 2024-6-12 21291 梁山伯与猪硬来 2024-6-12 18:48
[原创] 关于Verilog数字VLSI设计教程Lab01用到的library dreamer180 2019-9-11 53223 ic987ic 2024-6-12 16:34
[解决] 分享:vivado中进行Simulation和Synthesis遇到的问题 北极的星辰 2024-6-12 01004 北极的星辰 2024-6-12 11:02
[原创] 关于Verilog数字VLSI设计教程Lab01详细流程 dreamer180 2019-9-11 32522 ic987ic 2024-6-11 22:08
[原创] 关于Verilog数字VLSI设计教程Lab02详细流程 dreamer180 2019-9-17 22458 ic987ic 2024-6-11 22:06
[原创] Verilog数字VLSI设计教程Lab03详细流程 dreamer180 2019-9-20 32915 ic987ic 2024-6-11 22:00
[讨论] C910门控时钟单元 dreamer21 2024-6-11 21138 dreamer21 2024-6-11 21:22
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 用户协议&隐私声明| 版权投诉通道| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 ) |网站地图

GMT+8, 2025-12-21 22:56 , Processed in 0.024184 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块