VCS仿真，UVM验证平台，compile报错问题求助

justinherman

各位:      有没有朋友遇到过这下面这样的问题vcs编译文件时，某个文件在前面编译到了，但是到后面用到这个文件的时候报错：
......
......
Back to file '/project/Develop/sim/testbench/mshc1_host_driver.sv'.
Back to file '/project/Develop/sim/testbench/mshc1_host_agent.sv'.
Parsing included file '/project/Develop/sim/testbench/mshc1_procedural_checker.sv'.

Parsing included file '/project/Develop/sim/testbench/mshc1_if.svi'.
Back to file '/project/Develop/sim/testbench/mshc1_procedural_checker.sv'.
Back to file '/project/Develop/sim/testbench/mshc1_host_agent.sv'.


Error-[SE] Syntax error
  Following verilog source has syntax error :
          token 'mshc_host_driver_c' should be a valid type. Please declare it
  virtual if it is an Interface.
  "/project/Develop/sim/testbench/mshc1_host_agent.sv"

   24: token is ';'
         mshc_host_driver_c mshc_host_driver;


从编译的log里面可以看出mshc1_host_driver.sv是在mshc1_host_agent.sv前面编译过的，但是在agent中实例化的时候就报这样的问题。
这个是什么原因？该怎么解决？

zfling

猜测包在package里没有引进来

justinherman

zfling 发表于 2022-7-2 20:06
猜测包在package里没有引进来

debug了一下compile tb的log，发现只是编译mshc1_host_driver.sv里面include的文件，并没有编译class mshc1_host_driver就直接编译mshc1_host_agent.sv这个class了。不知道是什么原因导致的把class mshc1_host_driver跳过了。

ruoshuihjjj

你好，请问这个问题怎么解决的呢？我也遇到了同样的问题