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[原创] Xilinx官方的DP例程的建立步骤

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发表于 2024-6-8 15:13:17 | 显示全部楼层 |阅读模式

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1、 项目背景
明德扬(MDY)为某公司研制的被动立体转主动立体视频模块,该模块将3840×1080/60Hz视频转成1920×1080/120Hz视频。视频输入接口为DP,输出接口为DP和HDMI,基于Xilinx K7325t的高速收发器,特点是无需外围接收/发送芯片,大大简化了硬件设计。该视频接口转换模块如图1所示,其中k7核心板型号为MP5650,底板和核心板均为明德扬自研产品。
本文简单介绍了Xilinx官方的DP例程的建立步骤。
01.png
图1被动立体转主动立体视频模块
02.png
图2 MP5650核心板
2、工具
Vivado 2019.1;
参考的Xilinx手册编号:PG233、UG476、UG475。

     3、操作步骤
(1)新建一个vivado工程,平台选择xc7k325tffg900-2。
03.png
(2)创建Block Design,选择Displayport RX Subsystem IP,并打开IP example design。
04.png 041.png
(3)待工程建立完毕后,生成bit文件并导出到SDK。
(4)值得注意的是,在硬件连线方面,如果FPGA高速收发器的参考时钟没有按照官方的连线方式,则需要更改时钟的输入选择。更改方式如下:

A. 勾选PHY Controller IP核的Advanced Clock Mode选项,IP核会多显示出4路时钟gtnorthrefclk0_in、gtnorthrefclk1_in、gtsouthrefclk0_in、gtsouthrefclk0_in。
05.png
06.png
B. 官方手册UG476中并未给出north和south参考时钟的具体位置,但结合手册UG476和UG475,可以得出Bank118在最北,Bank115在最南。假如我们当前工程使用Bank117,那么mgtrefclk在Bank117,gtnorthrefclk在Bank118,gtsouthrefclk在Bank116。
07.png
C. 硬件逻辑改完后,SDK中的驱动程序也需要改动。
08.png
[color=rgba(0, 0, 0, 0.9)]温馨提示:明德扬擅长的项目主要包括的方向有以下几个方面:
[color=rgba(0, 0, 0, 0.9)]1. MIPI视频拼接
[color=rgba(0, 0, 0, 0.9)]2. SLVS-EC转MIPI接口(IMX472 IMX492)

  3. PCIE采集系统

  4. 图像项目

  5. 高速多通道ADDA系统

  6. 基于FPGA板卡研发
  
  7. 前端模拟采集、射频、电荷灵敏前置放大器
[color=rgba(0, 0, 0, 0.9)] 有相关需求可以联系:兰老师18011939283(微信同号)

发表于 2024-6-8 21:21:13 | 显示全部楼层
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