在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
[原创] I2C的FPGA连接  ...2 atlandis 2014-7-17 117823 wgej1987 2014-7-18 15:24
[求助] verdi怎么编译systemc ? flyelectron 2014-7-17 12130 autim 2014-7-17 21:06
[原创] 请教xilinx V6如何I2C输出? atlandis 2013-5-23 95572 atlandis 2014-7-17 17:40
[求助] VHDL仿真component 和 entity存在端口不匹配 AD677 2014-7-17 04881 AD677 2014-7-17 16:37
[求助] 关于门级低功耗的一些问题求助!!!!!! niejianxin 2014-7-13 12309 kob 2014-7-17 16:34
[求助] cant find clock in design是什么原因? libaoshen888 2014-7-15 12175 kob 2014-7-17 16:20
[求助] 新做的FPGA开发板,如何验证板上各个接口的连通性? momojinshao 2014-7-14 32161 kob 2014-7-17 16:15
[求助] UCF可以约束create generated clock吗? Gary.wang 2014-7-15 53177 kob 2014-7-17 16:14
[求助] ISE中明明模块已经没有了,但就是添加不进去啊 unionten 2014-7-17 32297 unionten 2014-7-17 16:13
谁知道用什么仿真软件可以做verilog-ams  ...23 xiaofeixia 2005-11-10 2813202 kob 2014-7-17 16:09
[求助] 有没有关于fpga处理图像算法的资料啊? 诺基亚 2014-7-13 21992 kob 2014-7-17 15:50
[求助] 请教一个关于RapidIO IP核的问题 messikou 2012-10-31 33075 kob 2014-7-17 15:32
[求助] 暑假在家没事,想练练VHDL verilog编程,有没有好的建议? ChrisTan 2014-7-13 52572 kob 2014-7-17 14:56
[原创] SF-CY3 FPGA套件开发指南Ver7.10 (by特权同学) rousong1989 2014-7-16 12201 kob 2014-7-17 14:48
[求助] ISE14.7 Software Platform Setting iter_1 2014-1-15 22274 iter_1 2014-7-17 14:04
[求助] 我是用ISE的,请问怎么能自动测试我的仿真结果呢? unionten 2014-7-17 01603 unionten 2014-7-17 11:39
[求助] 有人在fpga上实现MUSIC(multiple signal classification)多重信号分类算法的吗 studyup 2014-7-17 02060 studyup 2014-7-17 11:00
[原创] FPGA配置文件bit或mcs可以转成HDL吗? oop2000 2014-5-29 32454 autim 2014-7-16 21:24
[求助] 请教:怎么对某个寄存器赋1 liuzhiying1002 2014-7-14 52756 autim 2014-7-16 21:17
[求助] 关于FPGA的故障检测的问题 lanyu1010 2014-7-15 22175 autim 2014-7-16 21:15
[原创] verilog 一般数字电路设计 wdmhzh 2014-7-15 22469 autim 2014-7-16 21:01
[讨论] uvm vmm大家觉得哪个用的好? a304120 2014-7-12 33282 sunjianhui 2014-7-16 16:45
[求助] RTL Viewer和Technology Map Viewer区别?  ...2 cleocss 2010-8-20 1410577 shirley1004 2014-7-16 16:35
[求助] DC lib转db问题!  ...2 qmdong 2010-10-6 1412179 liu121zhe 2014-7-16 15:50
[原创] vivado为什么死掉 yans6 2014-1-9 53847 huiyuanai3 2014-7-16 10:46
[求助] 呼吸燈程式差最後一步 懇請指導 酒鬼 2014-7-15 12626 酒鬼 2014-7-16 10:09
[求助] 请问这段代码怎么修正,刚学FPGA jessho 2014-7-15 33566 henryshen2000 2014-7-16 08:37
ASIC系统中跨时钟域配置模块的设计与实现  ...2 atongmu 2007-10-14 103844 izh18 2014-7-15 22:35
[求助] 模块端口很多,怎么写? unionten 2014-7-13 92936 520810 2014-7-15 22:33
[求助] 谁知道下面这个综合出的两个向左和向右的三角形是什么? unionten 2014-7-15 53330 HADIST 2014-7-15 21:57
[其它] orcad16.3 jacklogin 2014-7-13 12770 leoyu28 2014-7-15 16:24
[求助] 关于在使用chipscope中遇到的问题求解  ...2 fanny_haiyun 2014-7-1 108218 菜鸟要飞 2014-7-15 16:04
[求助] 对全双工的理解(CRS信号) fanny_haiyun 2014-7-2 27475 fanny_haiyun 2014-7-15 14:20
[求助] 两块FPGA用跳线连接是能否传输时钟信号  ...23 fanny_haiyun 2014-7-2 209158 fanny_haiyun 2014-7-15 14:16
[原创] 求助,PCIe如何实现3GB的传输速率? Rose_Kiss 2014-7-12 63752 wh1105 2014-7-15 12:26
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-13 19:54 , Processed in 0.058220 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块