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[求助] library compiler求助 mars_bmx 2013-6-10 44620 陈峰mbsky 2015-2-3 15:16
[求助] y(k)=ay(k-1)+x(k)对应的电路图是这样的吗? attach_img zhuyuefeng2009 2015-2-1 32345 zhuyuefeng2009 2015-2-3 10:03
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[求助] Xilinx Virtex-5中的PLL使用问题 gbsid 2012-10-11 511707 polozpt 2015-2-2 20:20
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[求助] 谁知道怎么放宽除法电路的时序(常见的那种,如图,不要用交织) attach_img zhuyuefeng2009 2015-1-31 32148 zhuyuefeng2009 2015-2-2 14:10
[求助] FPGA内部管脚连接 jingboaoyou 2015-2-2 01375 jingboaoyou 2015-2-2 10:26
[求助] 關於VLSI数字信号处理系统:设计与实现 beckham07360736 2010-1-5 43465 tunable_ads 2015-2-1 20:59
[讨论] Xilinx FPGA 怎么做 Power Gating 或者 Clock Gating ttxs2009 2015-1-31 35143 liuguangxi 2015-2-1 20:53
[讨论] reg的clk gating问题 我擦泪 2015-1-30 63965 ttxs2009 2015-2-1 14:24
[求助] 关于ADFPGA时序处理的相关问题2 attach_img lcxi2727 2015-1-31 12393 lcxi2727 2015-1-31 21:49
[求助] 请教,FPGA读写SRAM时序约束 micosin 2015-1-31 02398 micosin 2015-1-31 21:22
[原创] 大家帮下看看这个VHDL代码实现的功能是啥? attach_img micHA 2015-1-29 42276 StrayCat 2015-1-31 19:14
[求助] 如何判断一个离散时间系统是线性还是非线性的(附带的,是时变的还是非时变的)? zhuyuefeng2009 2015-1-31 02241 zhuyuefeng2009 2015-1-31 14:28
[求助] ASIC中衡量复杂度的单位GE是什么意思?组合逻辑和寄存器的GE应该怎么算? attach_img zhuyuefeng2009 2015-1-30 12180 liuguangxi 2015-1-30 23:29
[求助] 时钟通信时,接口部分能读取到数据,但偶尔出现判定不了上升沿! n1991i 2015-1-29 63153 tang6111111 2015-1-30 22:38
[求助] MIG控制DDR2,自带仿真文件phy_init_done一直拉低 jie768029 2014-6-29 44486 shirancq 2015-1-30 22:37
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[求助] 加了 (*KEEP="TRUE"*) 前缀,怎么还是被优化了 yangchao1t 2012-10-16 816256 hnuwyf 2015-1-30 10:45
[求助] port xx not found in the connected module attach_img christsong 2015-1-29 13248 christsong 2015-1-29 21:27
[求助] 如何将ISE里面*.v的文件和XPS嵌入的软核一起输出到SDK中? 520810 2014-4-22 63857 shirancq 2015-1-29 21:18
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[讨论] nanosim spice-top仿真 fengzhishang58 2011-4-26 23271 chenniao 2015-1-29 17:32
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