请教一个Xilinx period约束的问题

xduryan

大家好，请看一个period约束：
     net "clk" tnm_net = "clk";
     timespec "TS_clk"  = period "clk" 100mhz high 50%;

问题是：这里“high”代表什么意思？
    （1）有人说“high”代表时钟有效沿，例如offset in表示数据在时钟沿前多久准备好，这里如果用时钟上升沿采数据，period就要定义high，否则为low；
    （2）有人说“high”代表ise在计算时延值时，是以时钟上升沿作为时间0点，50%也是用于计算时延用的（双沿时用得着），并不是说要去约束fpga内部这个时钟要达到50%的占空比，约束第一个进入的时钟是上升沿；
    （3）在用Xilinx constraint editor时，high/low是Initial clock edge，50%就是占空比。


   请大神解答。