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[求助] 小白请教这样的设计能跑多快?

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发表于 2015-7-3 17:20:28 | 显示全部楼层 |阅读模式

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本帖最后由 hgd1505570 于 2015-7-4 20:04 编辑

一个设计中,create_clock clk -period 20 -name CK [get_ports clk],其中clk port位于顶层,但是进入底层模块DFF clock pin之前时钟CK反相了(dc综合加了一个反相器,这个反相器是必要的),问题来了:在pt的setup报告中,launch clock 是rising edge,但是是从10ns开始的,capture clock也是rising edge,时刻为20ns,最后setup 的slack为-2,那么这个设计能跑的频率是按12ns算,还是22ns算?
发表于 2015-7-4 10:04:23 | 显示全部楼层
确定是real path后,就按最差的slack算,
 楼主| 发表于 2015-7-4 15:54:43 | 显示全部楼层
@icfb  
got  it ,thank you!
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