请问一下testclk的设定

hjacky2010 · 发表于 2015-5-24 15:59:06

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露珠很晕，为什么testclk常见的都是这种设定，默认period 100ns，

set_DFT_signal -view existing_dft -type ScanClock -timing {45 55} -port Clk

45ns的时候上升沿，55ns的时候下降沿

testclk这样有什么好处么，这样duty cycle的时钟，不会觉得很奇怪么？

请各位大侠指教，谢谢！

icfbicfb · 发表于 2015-5-25 09:36:27

dft就是这么干的，你才开始学

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