麻烦大家看一个creat_generated_clock错误

chqli · 发表于 2015-8-31 16:17:21

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这是SDC文件的语句：

create_clock -name {DEVICE_clk} -period 4.000 -waveform { 0.000 2.000 } [get_ports {DEVICE_clk}]
create_generated_clock [get_pins frame_clk/Q] -source [get_ports DEVICE_clk] -name "clk_frame" -divide_by 1 -master_clock DEVICE_clk

frame_clock是中间的一个reg变量

这是在综合中报的错误
Critical Warning (332049): Ignored create_generated_clock at dx_jesd204_design.out.sdc(51): Argument <targets> is an empty collection

请教大神应该怎么该，怎么定义这个语句？

谢谢了

chqli · 发表于 2015-8-31 17:09:43

不好意思 frame_clock 是wire型

richardxingxing · 发表于 2015-8-31 17:11:29

create_generated_clock -name "clk_frame" -master_clock DEVICE_clk -source [get_ports DEVICE_clk] -divide_by 1 [get_pins frame_clk/Q]
1.这应该是综合以后用的SDC吧？
2.得看看网表里的frame_clk的输出是否是用的Q端输出，有的时候也有可能是QN端

fsea · 发表于 2015-8-31 17:58:32

单独运行所有的[]中的命令，看看哪个端口找不到。从输出的网表中找找，确认端口确实存在。说不定frame_clk被综合没有了，也有可能是QN。

chqli · 发表于 2015-9-1 16:03:14

回复 3# richardxingxing

谢谢了，好像是这个问题

chqli · 发表于 2015-9-1 16:03:56

回复 4# fsea

谢谢了

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