在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[求助] 关于super threshold 的概念 andy89926 2018-3-22 21901 andy89926 2018-3-26 11:08
[求助] 关于SATA2.0的DMA传输设备寄存器出错问题 attach_img 昶橙子 2018-3-24 22689 昶橙子 2018-3-26 08:40
[求助] 求解clock capable I/O koukobe 2018-3-24 33256 koukobe 2018-3-25 09:15
[求助] Module Compiler License问题 xting 2014-7-31 22286 wzcuifan11 2018-3-24 23:01
[求助] SATA2.0oob层出现的问题 attach_img 昶橙子 2018-3-6 22602 lik0604 2018-3-24 21:37
[求助] 请问数字ic该怎么入门啊,求大佬们给点指导 江东小霸王 2018-3-15 93957 江东小霸王 2018-3-23 18:35
[求助] 一直想搞明白的问题 谁枫而飘 2018-3-23 01597 谁枫而飘 2018-3-23 15:41
[求助] 如何将c程序和verilog程序集成在一个工程里? he_says 2018-1-9 52564 荒漠小草 2018-3-23 13:40
[求助] ISE 12.2的linux版本如何安装??? jlqsczw_2007 2010-7-27 96679 zhangroot 2018-3-23 10:28
[求助] k7 SATA3.0 调试时的链路问题 昶橙子 2017-11-1 21812 昶橙子 2018-3-23 09:52
[求助] chipScope查看波形错误 xpfshawn 2018-3-21 42815 xpfshawn 2018-3-22 20:49
[求助] 使用Xilinx spartan6 DDR3进行仿真时c3_calib_done信号一直为低是怎么回事? 江东小霸王 2018-3-22 02622 江东小霸王 2018-3-22 16:05
[求助] 边沿触发语句里面嵌套边沿触发语句 attach_img 篮球小子06 2018-3-22 01898 篮球小子06 2018-3-22 15:42
[求助] 请教一个readmemb的问题  ...2 飞扬紫百合 2014-6-11 136934 uunn69 2018-3-22 15:29
[求助] 对于primetime支持的器件(譬如xilinx v5),如何开展静态时序分析 mrightt 2015-8-17 63175 zhangroot 2018-3-22 10:03
[求助] DDS产生正弦波形 attach_img xpfshawn 2018-2-2 52847 菜鸟要飞 2018-3-22 08:24
[求助] SATA2.0 DMA读写出错的问题 昶橙子 2018-3-21 01905 昶橙子 2018-3-21 17:08
[讨论] FPGA 苍天如墨 2018-3-21 01606 苍天如墨 2018-3-21 12:52
[解决] signaltap bug 苍天如墨 2018-3-21 02059 苍天如墨 2018-3-21 11:09
[讨论] 数据包总线 变化 attach_img gxy670166755 2018-3-21 01967 gxy670166755 2018-3-21 10:27
[其它] Imagination为汽车行业带来的变革——详解PowerVR虚拟化和Series8XT attach_img jackzhang 2018-3-21 02556 jackzhang 2018-3-21 10:09
[求助] !请教xilinx gtx 的问题 xduryan 2015-1-28 86268 wangjunzl 2018-3-20 20:25
[求助] CycloneIII 器件实现DDR接口控制中,关于引脚锁定时显示芯片bank区报错的疑问。 attachment Akill 2010-7-27 910565 秋天叶子落 2018-3-20 18:46
[求助] PLL产生12.8KHZ的时钟,输入是50MHZ 谁枫而飘 2018-3-20 21931 谁枫而飘 2018-3-20 17:26
[求助] 刚学dc遇到一点问题,请高手指点,3Q attach_img nudtfei 2013-11-23 93506 时空倒转 2018-3-20 17:01
[原创] 如何在Design Compiler中连接(link)带参数的Verilog? kathywh 2018-3-19 13716 lhw123 2018-3-20 15:09
[求助] RSA加密的密钥对N,E,D怎么生成? xiajinminyu 2018-3-20 02158 xiajinminyu 2018-3-20 14:30
[求助] formality时,impl端(DC网表)出现CutNet,verify失败,怎么解决? attach_img sarther 2018-3-15 13250 sdlyyuxi 2018-3-20 08:50
[求助] EDK中ucf问题 attach_img 3011204070 2016-1-19 74493 mysoul 2018-3-19 14:53
[求助] 关于模块实例化时找不到模块的问题 XAUT-海洋 2018-3-17 48076 XAUT-海洋 2018-3-19 10:24
[求助] 为什么不能产生网表文件,SDF,SDC文件? ICSYS 2014-5-16 65779 羽蛇神 2018-3-19 10:01
[求助] 大家帮我看一下,为什么乘法器的输出是不定值 XAUT-海洋 2018-3-12 62801 XAUT-海洋 2018-3-17 11:01
[求助] vivado 仿真出现问题 成谶 2016-11-18 37541 江山无限辉 2018-3-17 08:40
[求助] quartus ii定义寄存器的最大宽度是多少? 谁枫而飘 2018-3-16 23116 lx2116 2018-3-16 18:49
[讨论] fpga外部复位管脚和下载管脚复用时需要注意什么? xueyw 2018-3-16 02294 xueyw 2018-3-16 16:40
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-8 02:56 , Processed in 0.028862 second(s), 7 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块