基本的与门，这两种写法在实现上有什么区别？

zqq624723237

wire a,b,c;
reg d;
assign a = b&c;
always @(*)
    d = b&c;

风释怀

一样的，没啥区别

zqq624723237

回复 2# 风释怀


  但是一个是wire，一个是reg，实现上有区别吗？

玉林枫

一样的，第2种写法d定义成reg只是为了符合语法规范。

zhb129

综合出来的电路是一样的

rosshardware

没有区别，不过Verilog描述，RTL 级尽量按照逻辑行为去描述，不要按照底层门级描述，这样功能的可读性好一些，比如刚才逻辑这样写，对于逻辑的表达更直观一些,综合效果一样

always @(*) begin
      if （ b == 1'b1  && c == 1'b1) begin
             d = 1'b1;
      end
      else begin
            d = 1'b0;
      end
end