xilinx 的BUFG 在综合和布局布线的时候如何正确添加约束

glace12123 · 发表于 2015-3-22 23:51:35

一般来说，双向端口，时钟原语，接口原语，尽量和功能模块隔开，还有bufg这种东西，就算有警告也无所谓，因为它是在器件的正中央，走的是最好的时钟线，如果不是资源紧凑到要用bufr，bufg随便扇出的

yeshenyue · 发表于 2015-4-30 10:48:17

学习了

chiro1982 · 发表于 2015-6-29 18:20:56

good to know, thanks

ghlyc · 发表于 2015-7-3 00:14:20

约束感觉好难。。。

一力为侵 · 发表于 2015-7-8 10:50:21

一力为侵 · 发表于 2015-7-8 10:52:24

zhang_peng · 发表于 2015-7-8 15:59:13

谢谢分享

changeableqqb · 发表于 2015-7-10 21:32:32

感谢分享！有用

ouyangbao · 发表于 2015-7-13 10:30:19

回复 5# 443665663

很有用

haiming_2003 · 发表于 2015-9-23 14:32:39

回复 4# 一力为侵

学习了。。。。

[求助] xilinx 的BUFG 在综合和布局布线的时候如何正确添加约束