xilinx 的BUFG 在综合和布局布线的时候如何正确添加约束

日月天河 · 发表于 2014-12-8 17:11:14

谢谢分享！

rowen800 · 发表于 2014-12-8 17:17:43

我也发觉编译时有类似的问题，SRIO接口，警告时钟布线

yariyari · 发表于 2014-12-8 21:24:31

谢谢分享

hg7230688 · 发表于 2015-3-11 00:15:57

学习了。感谢。

you_238 · 发表于 2015-3-11 09:49:01

多谢分享

13646198 · 发表于 2015-3-17 11:55:34

kankan

wdhruien · 发表于 2015-3-18 22:09:19

谢谢分享

冬天之后 · 发表于 2015-3-18 23:45:31

谢谢分享经验, good to know, thanks

冬天之后 · 发表于 2015-3-18 23:45:56

谢谢分享经验, good to know, thanks

FinFET · 发表于 2015-3-22 14:02:47

学习一下

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