EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31124|排名: 10

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 163 164 165 166167168 169 170 ... 890 / 890 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] vivado调用modelsim仿真时，每次代码修改都要重新打开modelsim吗	fzfh1219 2020-6-11	12480	abeey 2020-6-11 16:02
[求助] efuse问题请教	lxw11 2016-2-17	44236	feixuelf 2020-6-11 09:22
[求教]modelsim后仿真好几天都没解决的问题 ...2	nan123chang 2008-5-19	127336	alleylu 2020-6-10 15:46
[原创] 高校本科FPGA实践教育与就业解决方案	orihard1 2020-6-10	03957	orihard1 2020-6-10 15:16
[转贴] generated clock的定义	ozcozcozc 2020-6-10	03635	ozcozcozc 2020-6-10 13:24
[求助] 综合过程中出现loop对于设计r如何修改	736605028 2020-6-9	52350	736605028 2020-6-10 11:37
[求助] 求助！关于verilog 状态机的嵌套 ...2	Tristan90 2013-6-30	1318990	american007 2020-6-10 06:59
[讨论] ModelsimSE & debussy FPGA仿真	浪海 2020-6-9	02484	浪海 2020-6-9 10:18
[求助] dc 编译显出库有问题	zleewin 2020-6-7	22223	yangyuf1 2020-6-8 17:00
[求助] dc library求助	zleewin 2020-6-7	04221	zleewin 2020-6-7 12:01
[求助] 为什么说我的if后面缺endmodule	zleewin 2020-6-5	44969	zleewin 2020-6-7 10:01
[求助] quartus 报错	zleewin 2020-6-5	12133	abeey 2020-6-6 22:13
[求助] 求教一下QSPI flash的问题 - [已解决]	wmxjxy 2020-6-6	34712	wmxjxy 2020-6-6 19:28
[求助] 求一师傅带我入FPGA的门（详见下文） ...2 3	不知道在前方 2014-4-22	2312685	951674371 2020-6-6 11:07
[求助] 求教一下QSPI FLASH问题	wmxjxy 2020-6-6	02842	wmxjxy 2020-6-6 10:22
[求助] DC综合出现的一个警告	leijing 2017-1-9	43740	zklc123 2020-6-5 17:19
[求助] FPGA WFI	lutj_1101 2020-5-30	73179	lutj_1101 2020-6-5 17:04
[求助] 求问这个cell是干什么的用的啊？名字是SDFSND4	IvenC 2020-6-5	11918	笑麒麟 2020-6-5 15:07
[求助] PT用不同功率单位的db报功耗	harry_hust 2020-3-30	63085	harry_hust 2020-6-4 14:52
[求助] TI数字设计，大疆FPGA offer比较	a56565466 2019-9-18	53606	yyd32830 2020-6-4 11:18
[求助] 哪里可以查看irun的常用指令？	Mazak 2020-6-3	22522	Mazak 2020-6-4 10:49
[求助] 如何在不做逻辑综合的情况下预估面积	494693243 2020-5-26	22155	eecsseu 2020-6-4 08:52
[求助] PR后仿真时Modelsim遇到问题，vsim-3819，求大虾帮忙，谢谢~！	daboboxiao 2012-4-13	24743	lsxllk 2020-6-3 14:06
[求助] synopsys的license检查报错	荆雪伊人 2017-3-23	23556	gaobo917 2020-6-3 11:49
[求助] 关于FPGA的LVDS接口问题	nm2012 2020-6-1	52924	nm2012 2020-6-3 01:05
[求助] schematic save error	PERRY_C 2016-4-18	12482	wdz_123 2020-6-2 16:42
[求助] 用vcs编译quartus19.1的库文件报错？（急！）	固执的寻觅 2020-5-31	43399	zzxxddasic 2020-6-2 14:11
[求助] LINUX中synopsisVCS的打开	zleewin 2020-6-1	32539	Fantom_Ya 2020-6-2 10:10
[求助] xilinx DDS产生的正弦信号通过DAC输出波形不平滑？	whyil 2020-6-1	03880	whyil 2020-6-1 14:34
[求助] ultraedit编写代码时怎么显示竖虚线？？	最后的和弦 2020-5-29	23206	最后的和弦 2020-6-1 09:04
[求助] vivado 时序分析求助	关寸舟 2020-5-29	32255	omnik 2020-5-29 21:53
[求助] 跨时钟域问题：慢时钟域到快时钟域，写是50MHz，读是100MHz ...2	风之海鸿 2019-1-24	147689	vin3ent 2020-5-29 21:25
[求助] Xilinx ku040 FPGA用synplify综合时代码中的BUFGCE被综合掉了	liyu266 2020-5-21	82884	jasper0608 2020-5-29 16:51
[求助] 关于PCIE SR-IOV问题讨论	风释怀 2020-5-28	63986	风释怀 2020-5-29 11:06
[求助] Xilinx的ku040系列FPGA使用请教	liyu266 2020-5-27	53611	liyu266 2020-5-29 09:43

1 ... 163 164 165 166167168 169 170 ... 890 / 890 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31124|排名: 10

快速发帖

浏览过的版块

站长推荐 /1