有用过60bit*60bit的乘法器吗？

bravexplorer

最近工程有很多乘法。为数值本身范围很大，用了32bit来表示一个小数，又用一个Fix60_32共60bit来表示另一个数，这些结果还用乘法运算，大概最多是60bit×60bit？

感觉这bit数太多了。

不知60bit*60bit,频率能到多少？ 有经验的，给指点一二，万分感谢！

asic_service

FPGA(vivado)/ASIC(designware)都提供pipeline的乘法器，可以跟你16x16的乘法一样快，就是latency增加，throughput不变。

//-------------------- 跟sky学数字IC前端设计------------------------------//
Verilog只是语言，表达的是“思想”（硬件俗称Architecture）。
就像你懂汉语，但是你能写出李白/杜莆那种激情豪迈的诗吗，能写出朱自清的《背影》吗，或是能做个文章在报刊杂志发表吗？
IC设计也是一样。
但是语言能教，思想很难教授。但是可以带你领略，带你欣赏。下面的课，就是以此为目标：带你领略数字IC前端设计的风景。


———————————————————————————————
推荐两个电子科大06届师兄的数字设计入门课，可以跟着学。

https://ke.qq.com/course/2900266?tuin=64ce5e2a （数字IC/FOGA设计入门，1/2课免费。两期已累计服务超120位小伙伴）

https://ke.qq.com/course/package/24207?tuin=64ce5e2a （On-Chip-Bus精讲，ddr/cache行为，ahb的burst与hready，AXI的cmd outstanding, data out-of-order，bus效率分析与提高，efficiency与latency平衡 全覆盖）

zzj0329

曾将c代码的320bitx256bit的乘法器移植到xilinx kintex7器件上，由数十个16*16bit的基本乘法器构建，pipeline，240cycle，频率可以达到400MHz。你这个位宽可以直接调用乘法器ip，貌似xilinx的最大支持64x64的

bravexplorer

zzj0329 发表于 2020-9-16 14:34
曾将c代码的320bitx256bit的乘法器移植到xilinx kintex7器件上，由数十个16*16bit的基本乘法器构建，pipeli ...

好，谢谢！
Xilinx的IP的确可以支持64*64.