用100MHz clock 输入给DDS ipcore产生39MHz的IQ输出，可行吗？

bravexplorer · 发表于 2020-8-15 19:40:25

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 bravexplorer 于 2020-8-15 20:09 编辑

在xilinx 7 平台上弄，为啥我仿真出来的cosine sine都不是光滑的曲线？

phoenixson · 发表于 2020-8-15 21:59:49

不知道你是通过查表还是cordic，查表的话，如果不光滑可以采用二次差值，如果用cordic可以多迭代几轮

bravexplorer · 发表于 2020-9-11 18:40:40

phoenixson 发表于 2020-8-15 21:59
不知道你是通过查表还是cordic，查表的话，如果不光滑可以采用二次差值，如果用cordic可以多迭代几轮 ...

100：39这个比例太低，一个sine wave还不到3个点采样，刚开始我以为是我DDS设置的有问题。
插值是个好主意。谢谢！
但插值后的数据要clock 加倍才能处理吧。现在clock也不能提高了。

everhappy · 发表于 2020-9-13 00:30:38

有IQ通道，为什么还要设置30M的中频呢？零中频或低中频都可以？

[求助] 用100MHz clock 输入给DDS ipcore产生39MHz的IQ输出，可行吗？