dc综合时怎样不改变所有逻辑单元与其管脚名称

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dc综合时怎样不改变所有逻辑单元与其管脚名称，

asic_service

基本上只有DFF能保持名字，组合逻辑会优化的，不能保持名字。
有一些你非要保留的组合逻辑，可以自己instance cell library里面的buffer，然后DC设置set_dont_touch.

//-------------------- 跟sky学数字IC前端设计------------------------------//
Verilog只是语言，表达的是“思想”（硬件俗称Architecture）。
就像你懂汉语，但是你能写出李白/杜莆那种激情豪迈的诗吗，能写出朱自清的《背影》吗，或是能做个文章在报刊杂志发表吗？
IC设计也是一样。
但是语言能教，思想很难教授。但是可以带你领略，带你欣赏。下面的课，就是以此为目标：带你领略数字IC前端设计的风景。


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推荐两个电子科大06届师兄的数字设计入门课，可以跟着学。

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