数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 24 |主题: 31075|排名: 8

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 143 144 145 146147148 149 150 ... 888 / 888 页下一页

新窗全部主题最新热门热帖精华更多 \| 显示置顶		作者	回复/查看	最后发表


[求助] 时序仿真D触发器不工作是什么原因	lhpy123 2021-1-18	42161	nuaa_zdh_yzy 2021-2-10 09:54
[原创] 系统工程师的素质 ...2 3 4 5 6..8	大能猫 2012-3-25	7053030	fengjie0728 2021-2-9 16:35
[求助] VCS使用时遇到VFS_SDB_SYNC_FAIL告警，求助如何解决。谢谢！	flyket 2020-11-17	44185	flyket 2021-2-8 10:19
[求助] 哪位大哥使用过leda？介绍下使用方法如何？有synopsys的workshop吗？	zh123456789 2010-7-30	87026	Desingman 2021-2-7 20:44
[求助] Modelsim 无法打开Structure 窗口	啥都不会而已 2021-2-7	12289	asic_service 2021-2-7 20:14
[求助] 关于ethernet mac ip核的问题 ...2	gzdy 2013-4-17	1111571	细腻青花瓷 2021-2-7 20:03
[求助] RISCV spike pk 失败求助	玉林枫 2021-1-11	73751	玉林枫 2021-2-7 17:22
[原创] 删	王钰 2021-2-6	02379	王钰 2021-2-6 21:57
[求助] Xilinx的器件输出管脚可以设置OD类型吗	daneast 2021-1-11	62987	andywang3791 2021-2-6 18:20
[求助] vcs安装目录下自带的doc下hello_world目录下,make all后无法运行vsim	randolpha 2021-2-4	32510	randolpha 2021-2-6 13:12
[求助] 如何轻易把RTL所有net的前后port都列出来？	asdtick 2021-2-3	42245	fhy420462303 2021-2-5 11:39
[求助] SCAN会优化掉寄存器？	huanfbenboy 2021-1-27	42232	huanfbenboy 2021-2-4 17:43
[求助] 想在ISE中通过ILA观察顶层输出信号	come_on_sn 2021-2-2	32215	come_on_sn 2021-2-4 16:19
[求助] TSE IP核不给我tx_ready信号	land 2021-2-1	22200	fhy420462303 2021-2-4 15:39
[求助] 求助VCS仿真gatelevel ...2	althars 2021-2-3	196491	althars 2021-2-4 12:59
[求助] 求R8051XC2代理联系方式	cxj2010 2019-5-24	32685	McuPlayer2013 2021-2-4 12:23
[求助] 反相器实现高电平转低电平	shungege 2021-2-3	53673	kgdvfhpfss 2021-2-4 10:33
[求助] verilog中，module一开始声明I/O时，output和reg连用是什么意思？	cyberly 2012-9-11	712158	摩卡咖啡 2021-2-3 20:22
[求助] 如果有一个2输入的cell，且同时变化，那么输出延时怎么查	janlesion 2021-2-2	11948	A1985 2021-2-2 19:34
[原创] 实现spi	yex 2021-1-28	13434	loglong 2021-2-2 14:46
[求助] SD 读数 CRC error	chentao0801 2021-1-28	12038	loglong 2021-2-2 14:35
[求助] 什么级别或者档次的fpga芯片，能软解H265不卡顿？	dolphin2012 2014-11-30	34181	xuhua52 2021-2-2 09:45
[求助] xilinx的板子写入BRAM里的数据怎么读出来	hjc19951212 2020-11-19	32833	向死而生 2021-2-1 22:58
[求助] vivado sdk PS如何发送一拍ready信号给PL端	seok123 2020-11-26	12061	向死而生 2021-2-1 22:55
[讨论] 802.11的MAC层设计	simple_1010 2015-6-9	33041	kingmomo0007 2021-1-31 16:51
[资料] 并行FIR优化	羽无芯 2021-1-30	03232	羽无芯 2021-1-30 14:35
[求助] ISE中时序报告中net delay很大应该怎么解决呢	come_on_sn 2021-1-28	32186	javasun 2021-1-30 11:09
[求助] 自制zynq 7z010板卡sd boot失败	zjunmai 2021-1-27	54563	RotaryEngine 2021-1-29 15:44
[原创] 总线竞争	aabbuutt1 2009-9-4	15434	kingmomo0006 2021-1-28 20:19
[讨论] AXI 总线疑问	494693243 2020-3-4	45021	kingmomo0003 2021-1-28 18:08
[求助] 为啥AXI总线AW地址总是全0？？	rv_1101 2020-8-10	22815	kingmomo0003 2021-1-28 17:56
[招聘] FPGA /数字ic 北京一线互联网大厂	Willa.Wei 2021-1-12	42587	Willa.Wei 2021-1-28 14:04
[求助] 关于async FIFO指针同步的理解	vin3ent 2020-7-10	22824	kingmomo0001 2021-1-28 13:38
[讨论] 有简单的几句代码能够填满FPGA资源吗？	iyaowu 2021-1-15	32892	flyboy 2021-1-28 10:37
[原创] Python与Zynq的桥梁，米尔PYNQ开发板来了	limubai 2020-3-25	12678	zml125 2021-1-27 15:44

1 ... 143 144 145 146147148 149 150 ... 888 / 888 页下一页

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 24 |主题: 31075|排名: 8

快速发帖

浏览过的版块

站长推荐 /1