verilog代码的工业级开发标准是怎样的？

zqlv · 发表于 2021-5-9 08:31:35

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在一本书中，作者认为verilog代码的工业级开发标准主要分为为：使用标准DFF模块例化生成寄存器以及使用assign替代if-else和case生长组合逻辑。
我的问题是，verilog代码的工业级开发标准这是这样吗？它的优缺点是什么？

niuniu4 · 发表于 2021-5-9 22:25:41

老科学家 vs. 老科学的家

zqlv · 发表于 2021-5-21 18:37:11

还请大牛发帖讨论问题啊

zqlv · 发表于 2021-5-22 22:13:12

换种问法，verilog里的if-else和case语句不能传播不定态，如何解决？

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