为什么输出必须定义为reg类型呀？如何帖子中的语句。

yucaoxilin · 发表于 2021-5-22 04:42:07

我觉得你的概念还是弄混了。。你例子的wire变reg其实是语法上的，删除第二个写法复位清功能，两个写法的电路其实就是一模一样的。如果想满足时序要求的reg out，就是在插拍，使用时序电路非阻塞赋值才叫reg out，而不是组合逻辑中的reg定义。

ty_xiumud · 发表于 2021-5-22 10:13:24

yucaoxilin 发表于 2021-5-22 04:42
我觉得你的概念还是弄混了。。你例子的wire变reg其实是语法上的，删除第二个写法复位清功能，两个写法的电 ...

嗯嗯，谢谢您，明白了，就是写法上其实就是没有什么区别的，要实现reg-out其实就是只有使用时序逻辑

ty_xiumud · 发表于 2021-5-22 10:14:57

yucaoxilin 发表于 2021-5-22 04:26
为满足时序要求，会插拍保证reg-out。如果想插拍，不必要非改成下面的写法，在第一种写法的基础上，增加 ...

大概明白啦！！谢谢您

刚刚入职，有些问题不太清楚

yucaoxilin · 发表于 2021-5-22 16:29:51

如果是刚学习verilog的学生，你这个问题就是蛮好的问题。如果是入职工作，可能就得快速补补RTL设计知识了。

ty_xiumud · 发表于 2021-5-22 17:05:44

yucaoxilin 发表于 2021-5-22 16:29
如果是刚学习verilog的学生，你这个问题就是蛮好的问题。如果是入职工作，可能就得快速补补RTL设计知识了。 ...

嗯嗯，本科才出来，趁着读研的空挡时间，刚刚参加实习，加油多学习！！感觉很多都不懂

[求助] 为什么输出必须定义为reg类型呀？如何帖子中的语句。