EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› FPGA|ASIC|IC前端设计论坛› FPGA/ASIC/IC前端设计

收藏本版 (54) |订阅

IC前端设计今日: 7 |主题: 27509|排名: 11

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

讨论区只允许讨论交流不允许上传资料，更不允许任何形式的灌水！

12 3 4 5 6 7 8 9 10 ... 786 / 786 页下一页

返回

新窗全部主题最新热门热帖精华更多 \| 显示置顶		最后回帖	回复/查看	最后主题

隐藏置顶帖应用案例：《LabVIEW应⽤于⻋辆通过噪声测试的声学波束成形》【奖励300信元】 ...2 3 4	jackzhang 2021-1-14	33156009	芯星 1 小时前
隐藏置顶帖德州仪器1000+培训视频，免费看！(观看奖励300信元） ...2 3 4	jackzhang 5 天前	3523969	芯星 2 小时前
隐藏置顶帖 LabVIEW 2020有哪些应用？(欢迎索要相关资料，奖励300信元） ...2	jackzhang 2021-2-5	1039059	yw8381 20 小时前
隐藏置顶帖芯片精品文章合集（500篇！） ...2 3 4 5 6..17	jackzhang 2020-12-15	164631081	riverblack 昨天 12:07
隐藏置顶帖侵权通知公告 ...2	jackzhang 2020-5-29	1231427	chunk998 2021-2-12 21:17
版块主题
[统计] 大家用哪家FPGA公司的产品 ...2 3 4 5 6..17	thomas66 2012-4-6	16931552	sgt 1 小时前
[统计] 应届生毕业工作意愿方向调查	固执的寻觅 2019-10-13	63942	Captain_Rail 3 小时前
[求助] 该学哪门语言？SystemVerilog VS SystemC ...2 3 4 5 6..24	albe2t 2011-11-22	23667860	纵振强 3 小时前
[原创] PCIE x4 Gen2 高速数据传输，包括所有源代码，驱动和PC端程序 ...2 3 4 5 6..261	gvi-tech 2015-12-21	2604185287	YongXx 3 小时前
[资料] IEEE Standard for Verilog 2005 ...2	fanhaiqiu 2016-10-23	121709	1581689220 4 小时前
[资料] ic前端几本经典书籍（经典中的经典）分享 ...2 3 4 5 6..11	329879762 2019-1-7	1078603	xzhdx 7 小时前
[讨论] 讨论一下xilinx vivado使用版本情况，寻找最稳定版本，谢谢大家 ...2 3	id1563662788 2020-4-9	257007	a8750110 8 小时前
[求助] input_delay和ouput_delay在顶层有pad的情形下如何设置 New	zhang113 3 天前	4117	zhang113 9 小时前
[资料] 分享Cadence XCELIUMMAIN_18.03.001 ...2 3 4 5 6..8	504472832 2018-4-16	7313722	vsop 20 小时前
[原创] Xcelium/Jaspergold License ...2 3 4 5 6..8	dogor1 2019-4-19	7410706	vsop 20 小时前
[原创] 8051单片机verilog源码 ...2	lbzhu 2020-6-25	132193	jfeta 昨天 20:19
[求助] 关于奇数分频电路的毛刺问题 ...2 3	songzijian87 2012-10-8	266968	rvisk 昨天 17:54
[资料] 复旦大学开源芯片设计--H.265/HEVC Encoder IP Core V2.0 ...2 3 4 5	running13 2020-3-5	443172	havoc001 昨天 16:22
[原创] 用Python写Verilog(非HLS) ...2 3 4 5 6..24	ccpp123 2018-7-25	23231284	Maccurry 昨天 14:27
[资料] AMBA® 3 AHB-Lite 协议中文版 ...2 3 4 5 6..18	尐翟 2020-9-8	1714917	xuhybuct 昨天 13:37
[资料] matlab HDLcoder	iNostory 2018-5-5	3864	jfeta 昨天 13:18
[求助] ISE中 ILA IP核增加观测信号后，时序不符合要求 New	come_on_sn 昨天 09:14	044	come_on_sn 昨天 09:14
[求助] 芯片设计中，如何用时钟的双沿来采数据？ New	dqwuf2008 5 天前	5267	Somniator 昨天 00:46
[资料] Verdi使用教程 New	风起云涌66 前天 10:35	1103	dcircuit 前天 19:55
[求助] altera的quartusII中在进行时钟约束的时候set_clock_groups选择asynchronous或者exclusive是不是都一样 New	851018986 3 天前	143	gaurson 前天 19:29
[资料] 数字IC架构设计：On-Chip-Bus精讲 New	asic_service 6 天前	2261	asic_service 前天 19:28
[原创] 芯片降压后的未解之谜：hold的罪过吗？ New	lichangyun 3 天前	6157	lichangyun 前天 16:07
[求助] 求助 HBM2 High Bandwidth Memory JESD235B/JESD235C spec - [悬赏 100 信元资产]	tonyho0119 2020-5-29	2779	lh_694442172 前天 13:55
[原创] 请问有没有关于比特币矿机的硬件设计降低功耗的文件跟软件调试知识教程	谢谢你我的哥 2020-3-31	3417	zzj0329 前天 13:04
[统计] 你是用VHDL还是用Verilog HDL？ ...2 3 4 5 6..82	buley 2011-9-8	815119518	tinybluebottle 前天 10:45
[调查] 平时在工程设计中 Xilinx的FPGA 常用，还是使用 Altera的FPGA 常用？ ...2 3 4 5 6..24	hongbutiao 2012-11-27	23155744	风之海鸿前天 10:45
[资料] spyglass培训资料SpyGlass-CDC-Training-Slides ...2 3 4 5 6..14	weijingchuan 2018-8-28	13912165	Kiss_Rose 前天 10:41
[调查] 仿真工具统计 ...2 3 4 5	glife 2014-11-22	4613719	拾西前天 09:32
[原创] Verilog基本电路设计之四（去抖滤波） ...2 3 4	杰克淡定 2016-6-20	3510871	jfeta 前天 08:27
[原创] Cadence包括IC617在内的全套新版工具套件（2015年底版）	min4max 2016-1-17	62432	zame 3 天前
[求助] 请教verdi怎么修改波形中字体的颜色	小蒙同学 2020-11-11	4387	havoc001 3 天前
[求助] fpga quartus引脚无法导入 New	851018986 3 天前	0102	851018986 3 天前
[原创] 跑前仿真报错	bhd740 2018-2-3	71465	tanghaihua 3 天前
[原创] VCS&Verdi 2018 网盘链接_亲测可用 ...2 3 4	ghghghghgh222 2020-5-28	353064	拾西 3 天前
[求助] 华为海思&MTK&龙芯&华芯通&上海复旦微电子&高拓迅达 ...2 3 4 5 6..15	komatsu001 2016-10-27	14248184	拾西 3 天前