在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
讨论区只允许讨论交流不允许上传资料,更不允许任何形式的灌水!
公告 公告: 大附件建议上传在云盘,然后分享链接(可以自行设定下载积分) jackzhang 2024-2-27    
投票 [讨论] 对于1bit信号,例如复位信号取反,使用 ~ 还是 !  ...2345 PayPal 2022-7-22 5112254 xylimm 昨天 16:41
[讨论] 芯片boot的流程,先从rom,再到flash  ...2 scutlee 2024-7-22 11465 追乐人66 前天 18:55
[讨论] cocotb 新人帖 New 卡卡布 前天 12:27 198 flyboy 前天 14:53
[讨论] OPENCV方向,运动视频数据统计 新人帖 New zhanjunyi 3 天前 076 zhanjunyi 3 天前
[讨论] PCIe学到什么程度才能做设计? Mr.F_zyd 2024-9-6 1262 dqwuf2008 3 天前
[讨论] dft时候有些寄存器串不到链里去,不懂是啥原因,请教一下,感谢 lan123 2024-9-13 4167 lan123 3 天前
投票 [讨论] 作为IC设计的你,实际coding的时间占你工作时间的多少?  ...2 Mr.F_zyd 2023-10-18 175533 西梅 4 天前
[讨论] 读DC手册中有条不推荐参数传递的要求 ilmkduse 2024-9-11 4171 ilmkduse 4 天前
[讨论] 40nm的数字电路时钟频率最高能到多少 新人帖  ...2 古月水中 2024-9-11 11334 upsidedown 7 天前
[讨论] 如何看懂memory compiler导出的.lib文件,求各位大侠指教,万分感谢! 长路漫漫 2014-10-23 74140 lcw_2324 7 天前
[讨论] 2024~现在数字设计哪个方向更有前途一些~ 无夕之风 2024-9-6 7651 IC_Mu 2024-9-11 17:41
[讨论] spyglas时钟过少被当成0了 scutlee 2024-9-11 099 scutlee 2024-9-11 11:22
投票 [讨论] 讨论一下xilinx vivado使用版本情况,尤其是使用Model Composer 和 System Genera的 kl_upc 2024-9-10 0128 kl_upc 2024-9-11 09:12
[讨论] 1万个200bit怎么找出相同的数?? scutlee 2024-9-4 5308 xhopo 2024-9-9 10:04
[讨论] 请教关于数字IC工作频率的问题 Vincent9794 2024-8-20 1297 mailforreg1 2024-9-6 17:22
[讨论] 关于奇数分频50%占空比的分频器的SDC时钟约束 任大大 2024-8-21 6361 Blando 2024-9-6 10:09
[讨论] clk mux怎么约束  ...2 scutlee 2024-8-15 12496 lolina 2024-9-4 19:20
[讨论] 去公司做了几年技术,你在这几年学到的技术是不是属于你自己的? attach_img dodoee 2024-9-3 2436 alienwarexie 2024-9-4 16:36
投票 [讨论] 数字设计的你们都在用什么编辑器做coding呢 新人帖 attachment  ...23 茶艾 2023-11-22 293874 a275743097 2024-9-3 19:54
[讨论] 通过分频产生的时钟能不能视为同步时钟  ...2 scutlee 2024-8-7 10403 upsidedown 2024-9-3 15:44
[讨论] 怎么把所有parametr放到同一个文件中?? scutlee 2024-8-26 3228 upsidedown 2024-9-3 15:35
[讨论] 如果用到时钟的下降沿会有什么影响??? scutlee 2024-4-10 9839 upsidedown 2024-9-3 15:22
[讨论] 可以用clock来做一些逻辑吗?? scutlee 2024-8-9 6315 upsidedown 2024-9-3 15:11
[讨论] 关于芯片逆向设计的一些迷茫  ...2345 IC.Michael 2015-5-4 4518135 upupgogo 2024-9-2 15:38
[讨论] 如何进行CRG设计? IC.Michael 2019-4-1 33797 用户名无效 2024-9-2 10:50
[讨论] 做DFT为什么要用mux选择不同得时钟啊? scutlee 2024-8-7 4263 VII 2024-9-1 15:07
[讨论] 做好了FPGA bitfile scutlee 2024-8-23 3214 ustszl 2024-8-31 17:37
[讨论] default value for import export task port are not supported scutlee 2024-8-30 0147 scutlee 2024-8-30 11:23
[讨论] 传输门和三态门优缺点讨论 hehuachangkai 2023-10-28 41497 hsgl 2024-8-29 17:39
[讨论] 假如有pin mux,怎么做时序约束?? attach_img scutlee 2024-8-15 5364 Liang_Xiaoqian 2024-8-28 15:23
[讨论] 关于US_8ths的设置 attach_img m8510a 2022-8-30 21763 shuxinglong 2024-8-27 14:15
[讨论] 免费EDA工具,免安装,仅限学习目的使用 attachment  ...23456..9 iNostory 2018-10-3 8236961 left2write 2024-8-24 21:27
[讨论] 用逻辑信号做reset,怎么约束?? scutlee 2024-8-21 3215 scutlee 2024-8-23 16:44
[讨论] 一直都不太明白Verilog不完整的if语句会产生锁存器,前辈筒子们杀进来。。 attach_img  ...23 fkl523 2014-10-21 269891 zdy66 2024-8-23 09:14
[讨论] 端口时序约束的问题 attach_img scutlee 2024-8-16 0180 scutlee 2024-8-16 14:58
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-9-21 09:24 , Processed in 0.015187 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块