在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1326|回复: 6

[讨论] 关于奇数分频50%占空比的分频器的SDC时钟约束

[复制链接]
发表于 2024-8-21 16:39:52 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
我们都知道,设计50%占空比的分频器都是由一个时钟上升触发器和一个由下降沿触发器经过组合逻辑产生的。
上升沿触发器生成时钟为div1
下降沿触发器生成时钟为div2
然后将div1与div2经过异或处理产生div信号。

                               
登录/注册后可看大图


已知div1时钟约束为

create_generated_clock -name DIV1CLK [get_pins div1_reg/Q] -source  [get_ports clk] -divide_by 2

已知div2时钟约束为

create_generated_clock -name DIV2CLK [get_pins div2_reg/Q] -edges {2 4 6}  -source  [get_ports clk]

请问
经过异或之后产生的div_xor该怎么写SDC约束 ?


发表于 2024-8-22 15:26:46 | 显示全部楼层
create_generated_clock -name div_xor_clk [get_pins CKXOR2DOHVT_div_num/Z] -source  [get_ports clk] -divide_by 1
 楼主| 发表于 2024-8-22 15:49:12 | 显示全部楼层


zero_0 发表于 2024-8-22 15:26
create_generated_clock -name div_xor_clk [get_pins CKXOR2DOHVT_div_num/Z] -source  [get_ports clk] - ...


感谢回复,很疑惑,这样写在spyglass上的SDC check上面会产生报错,不知道是不是工具的问题。

                               
登录/注册后可看大图


                               
登录/注册后可看大图


发表于 2024-8-23 08:51:51 | 显示全部楼层
可以考虑用-edges的方式generate
 楼主| 发表于 2024-8-23 09:17:27 | 显示全部楼层


出尘入世 发表于 2024-8-23 08:51
可以考虑用-edges的方式generate


感谢回复,用-edges的方式,也会有同样的报错,奇偶分频最低是1分频,也就是-edges 123,但是工具报错,显示246是对的

发表于 2024-8-23 10:50:15 | 显示全部楼层
CDC检查吗?可以set_parameter clock_reduce_pessinisim "+stop_derived_at_random_logic"
再在异或门输出定义源为clk的衍生时钟
发表于 2024-9-6 10:09:55 | 显示全部楼层
可以试试用-edges的方式直接generate
假设你的clk是cell pin过来的:U666/Q
create_generated_clock -name div_xor_clk  -source [get_pins U666/Q] -master_clock clk -edges {1 4 7} [get_pins CKXOR2DOHVT_div_num/Z]
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-9 02:07 , Processed in 0.035743 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表