在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
[解决] 求助,verilog与debussy问题~~~ clean_water 2012-5-23 32676 wlf204 2012-5-23 11:46
[求助] quartus 原理图如何转成.v文件。 attach_img yuhenmang 2012-5-17 53754 yuhenmang 2012-5-23 10:23
[求助] 关于PROM的使用 kebon22 2012-5-22 12418 solarwafer 2012-5-23 10:16
[求助] 关于双口RAM缓存数据的问题 yuechenping 2012-5-22 32264 sinva 2012-5-23 09:50
[求助] 求助:orcad下的原理图如何转换成PROTEL下的原理图 baikingsolar 2012-4-24 12594 vigourous 2012-5-23 09:50
[求助] 求助选取总线的问题 dreamylife 2012-5-21 12459 silencex8 2012-5-22 21:57
[讨论] bottom-up综合后做LEC应该注意什么 tigerajs 2012-5-22 22142 tigerajs 2012-5-22 17:14
[求助] xilinx开发板开发以太网问题 hujiaomianhao 2010-9-8 42506 250084162 2012-5-22 15:48
[求助] 关于CADENCE后仿真的一点问题 fcllyc053 2012-5-22 01829 fcllyc053 2012-5-22 13:57
[求助] 请问利用MUX选通时钟信号应该怎么做呢? attach_img sages 2012-5-19 45395 教父 2012-5-22 11:32
[求助] cadence ius相关问题! attach_img 这人很烦 2012-3-9 86510 zhangrenguo 2012-5-22 11:05
[求助] 帮我看看这个计数器为什么总是提示Syntax error near "process" 乐烁橙 2012-5-21 34761 乐烁橙 2012-5-22 10:53
[求助] 怎样用ModelSim仿真加了NIOS核的工程进行仿真 zxm2014 2012-5-8 23113 tobemyself 2012-5-21 21:53
[求助] 求助,如何将下列matlab程序转化为verilog语言 liugm 2012-5-21 33311 orlye 2012-5-21 21:25
求助 verilog中 task和function  ...2 liandan 2008-4-10 1112227 shengxianwochuo 2012-5-21 20:13
[求助] 急!求教版主以及各位高手,关于nios中总线对流模式数据的读写延时问题 qq376784106 2012-5-20 43341 qq376784106 2012-5-21 18:24
[求助] 周期信号的测试程序应该怎么写 attach_img xingtianhn 2012-5-20 42913 xingtianhn 2012-5-21 16:35
[求助] 求教digital硕士出路 cleadrea 2012-5-18 23853 cleadrea 2012-5-21 14:46
[求助] 关于延迟的问题 lh巴萨 2012-5-21 32276 otogyg 2012-5-21 14:02
悬赏 [求助] 请问有谁能告诉我下北京xilinx代理的联系方式 焱炏炎 2012-5-20 22793 jackzhang 2012-5-21 11:32
[求助] ise调用modelsim时,怎么改变仿真时间呢 xingtianhn 2012-5-20 25084 dearhero 2012-5-21 10:38
[讨论] 请教如何修改这个PT的setup warning tigerajs 2012-5-18 34239 tigerajs 2012-5-21 10:09
[求助] 求助nanosim功耗分析 microsofthard 2010-10-18 72695 conghung2012 2012-5-21 09:02
[求助] 怎样用VERILOG HDL编写HDB3 译码电路 attach_img lzhfdxhxm 2012-5-21 22584 down_load 2012-5-21 08:18
[求助] 关于Verilog写的一段CPLD的程序,诚恳求学  ...2 dancer314 2012-5-15 155107 guoqing096 2012-5-20 23:09
[求助] 菜鸟问个verilog问题 vrookie 2012-5-14 52182 wang09123 2012-5-20 21:28
[求助] modelsim+dc进行功耗分析时出现的问题 hxfwdzx 2010-11-19 54066 zqszjmzy 2012-5-20 20:45
[求助] Question about set_toggle_region when I work with saif TomPaul 2010-3-25 45627 zqszjmzy 2012-5-20 20:27
[求助] 基于FPGA的16分频器设计的外围电路 shenlanse8805 2012-5-19 53776 wjb158 2012-5-20 20:21
windows 上Logic synthesis 你用過那些家tool ? peterlin2009 2009-9-16 21803 buildgates 2012-5-20 19:11
[求助] 求教 EEPROM 电压 jianaitianxia 2012-5-20 22060 rong1980 2012-5-20 10:47
[原创] ncverilog 仿真 simulated time out heritor 2012-2-12 54630 sunyzs 2012-5-19 18:25
ncverilog老是遇到这个错:*W,DLSYNC hongyijia13 2009-10-29 85159 sunyzs 2012-5-19 18:20
[求助] 怎样ISE环境下构建SOPC?融合Microblaze,verilog 数采module和BRAM? e1212dison 2011-12-28 23241 禅师1988 2012-5-19 14:05
[求助] 对Quartus中的原理图进行仿真用神马方法比较好? 萤火虫和小白 2012-4-17 73535 oppo121 2012-5-18 23:58
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-5-29 05:28 , Processed in 0.051833 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块