xilinx fpga内部信号线的延时约束

jugingyi

求教各路大神~~在xilinx FPGA内部，信号线节点A到B，想要延时5-10ns，在约束文件UCF里语句怎么写？
比如在D触发器，Q端通过wire约束延时5-10ns到CLEAR端实现自清零。
或者能不能做一个可控延迟线，Q端通过可控延迟线到Clear端实现自清零，会的话请给出具体做法，十分感谢！！

jerry365

只能约束最大延时，就是延时不超过一定时间。
任何不以时钟控制的延时都是不靠谱的。