fpga前仿ok，后仿出问题，求解~

acterone

你的begin 和end之间都是阻塞赋值语句，执行顺序从上到下，但感觉你的的变量顺序和变量执行顺序明显有冲突。

14425324

后仿真的时候编译成功了？？

陶志妖妖

回复 7# yic2000


    lz好，我自己也一直在用FPGA编程，做到现在还没有进行过后仿真，都进行的是前仿真。想问你：做后仿真是不是要添加时序约束之后才能进行，还有，如果我只是单纯的用逻辑编写一个算法，就是说整体模块中只使用了FPGA中的CLK，其他输入输出接口都是自己编的，那么我要做的约束文件中是不是只需要对CLK进行约束？

wang09123

你这个如果是时序逻辑，要用非阻塞的

tiangua

回复 13# 陶志妖妖


   后仿的意义不大，在跑布线工程的时候看看时钟报告就可以了。
如果只有一个时钟，需要对这个时钟进行约束。不过有的时候需要忽略某些部分的时序关系，或者设置multicycle。