Z。。verilog使用中遇到的一个关于高阻的使用的问题，，求解

jackertja

回复 10# servingapples


    你无法通过这条线判断，采'Z'的结果也是‘1’。
必须要有另外一个信号告诉你，现在三态线上已经只有0/1两态了，然后你这时去采样才行。

Timme

你这句话等同于assign clkawire = dpram_clk; 因为判断条件永不为真（只有用“===”才可能为真）

haveidea

高阻态是电路层面的东西，不要在逻辑中使用。另外在数字前端设计中，在芯片内部一般是不会使用高阻态来描述的，只有在IO的建模上会出现高阻态这个东西。

henryshen2000

可以通过PAD的PullUP，PullDown功能实现：
  1.现将PAD上拉，检测输入为高点平，
  2.再将PAD下拉，检测输入为低电平，
  如果两个条件都满足，则可以认为输入为高阻。
当然为了防止输入是变化的信号时刚好满足两个条件，可以增加检测时间。