在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
[求助] 帮忙看一下,这个ip核可以用来生成bit吗? dingstrong 2013-10-20 12088 whz7783478 2013-10-21 18:28
[原创] 示波器探头—有源探头 scottmxc 2013-10-21 02466 scottmxc 2013-10-21 09:48
[讨论] chipscope抓取信号  ...2 qswsjs 2012-11-28 1013750 eaglelsb 2013-10-21 09:25
[求助] FPGA后仿真,激励信号都是来自testbench吗? 跪求大神指点 manadar 2013-10-18 25677 manadar 2013-10-21 09:19
[原创] UART--鉴定一下 rejoicen 2013-10-16 112589 shiyinjita 2013-10-20 19:49
[求助] 请问如何查xilinx v5里面带了哪些硬核?哪里可以找到相关文档吗?主页上找不到啊 nicholas08 2013-10-16 11794 shiyinjita 2013-10-20 19:48
[求助] 复位信号如何管理? prototyping 2013-10-17 34899 shiyinjita 2013-10-20 19:46
[求助] 有人了解瑞芯微电子吗? 绿茶盖儿 2013-10-6 53834 changan1216 2013-10-20 14:35
[求助] 请问Quartus II 12.0中DDR2控制器的IP的破解 potato34 2013-10-10 38108 changan1216 2013-10-20 13:48
[求助] quartus生成ddr2 ip core无法生成 **phy.v文件 cgssuccess 2013-10-20 12736 cgssuccess 2013-10-20 09:15
[求助] 小数分频锁相环的设计 coolinzhong 2013-7-15 14801 liugao123 2013-10-19 21:25
[求助] 双向端口的综合约束问题 hit0821201 2013-10-19 12817 hezb 2013-10-19 18:14
[求助] 请问哪位大侠有ncverilog的cds.lib和vhl.var 326151792 2013-9-6 35482 my2817 2013-10-19 07:56
[讨论] 想买块Altera的FPGA开发板 yf007 2013-10-17 12483 xianrenwang 2013-10-18 23:27
[求助] IP核DSP48问题请教 zsy5460 2013-10-18 03926 zsy5460 2013-10-18 21:47
[求助] 想弄DDR,应该准备那些工作。 89274616 2013-10-12 63239 prototyping 2013-10-18 16:59
[求助] 请教VQM网表文件怎么功能仿真?  ...2 csyyj 2013-9-25 147496 csyyj 2013-10-18 14:27
[求助] 请问clock sinks是什么意思? wang09123 2013-10-15 13889 chyauchyau 2013-10-18 11:21
[求助] quartus调用modelsim仿真问题 lilyzhong 2013-10-15 21934 lilyzhong 2013-10-18 09:33
[求助] ssi总线和spi总线的差别 779859 2013-10-17 25088 89274616 2013-10-17 14:39
[求助] 请教:quartus ii 7.2 compilation error lovemylife 2010-4-6 55012 freshair_eet 2013-10-17 10:15
[讨论] Kickstarter 開源的 gpu 資料嗎 ?? Ride IV andy2000a 2013-10-16 02519 andy2000a 2013-10-16 19:27
[求助] 求高手帮忙真心的 学艺不精的苦逼 2013-9-16 83868 isaber 2013-10-16 16:27
[求助] timing closure floorplan的位置?? xmffsf 2012-11-16 32670 qingfengwj10 2013-10-16 16:26
[讨论] 请教双时钟沿OFFSET IN约束问题 raojp 2013-10-15 27104 raojp 2013-10-16 16:18
[求助] IBUFDS+BUFG相关时钟问题——FPGA liming7516 2013-10-14 45024 liming7516 2013-10-16 11:39
[求助] 为了用tetramax工作产生测试激励,是不是必须要做dft? zuiqiangzhe 2013-2-28 32606 嘿嘿,又学一招 2013-10-16 09:43
[求助] 请问一下如果什么是IO cell 白兰地 2013-10-15 28960 白兰地 2013-10-16 09:36
[求助] 关于quartus后仿真的问题 killer5 2013-10-11 32534 killer5 2013-10-16 09:28
[资料] Xilinx中MMCM_ADV参数CLKINx_PERIOD的数值与接入时钟周期不匹配有什么影响? prototyping 2013-10-14 88679 prototyping 2013-10-15 19:28
[求助] 提问几个PCI总线中的问题!求解答!在线等啊! prototyping 2013-10-11 63018 prototyping 2013-10-15 15:23
[求助] verilog写Xilinx FPGA对AD转换芯片WM8196配置时序怎么弄啊 求指导 obwl_rei 2013-10-15 13151 sonson2008 2013-10-15 14:52
初学作品 cpld 驱动 线阵CCD  ...2 morphli 2009-12-7 116740 806472335 2013-10-15 10:35
[讨论] 问问大家,写verilog代码时候,是先把时序图画出来。还是边想边写?  ...2 cgssuccess 2013-9-23 1410027 hancheng1166 2013-10-15 01:34
[讨论] DDR3读写 Oboyer 2013-2-2 22222 yyyxgh 2013-10-14 22:26
下一页 »

快速发帖

还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-13 18:38 , Processed in 0.076471 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块