关于Design Compiler 里 power 估计的问题

ttxs2009 · 发表于 2013-9-27 00:27:52

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我的设计是一个这样的设计，一个DesignUnit里面有32个小的ProcessingEngine。在状态机（FSM）的控制下，轮询地访问使用一个ProcessingEngine。也就是说每一个操作step，只有一个ProcessingEngine是工作的，其他9个都是闲置的。

请问Design Compiler综合获得的Power数据有没有考虑到以上的控制流程？还是说只要有电路在那里Power就都算上（这样的话和实际情况应该大10倍）？

A1985 · 发表于 2013-10-30 09:31:30

最好仿真一个VCD。。。。

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