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查看: 2330|回复: 5

[求助] verilog HDL同址运算 如何实现?

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发表于 2013-10-15 13:56:26 | 显示全部楼层 |阅读模式

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本帖最后由 浩然若枫 于 2013-10-15 13:57 编辑

看了篇论文,关于一个硬件实现的,其中用到 同址运算 ,因为接触verilog没多久,想了半天不知道这个是怎么实现的?我的疑问:1、同址就是相对memory、rom、ram等而言的,那这些东西能做为模块的输出吗?(好像不能吧?)2、举个例子, 假设3个memory,即reg [7:0] mem_a [0:255] ,mem_b [0:255] ,mem_c [0:255]; 对于mem_a 和 mem_b 按对应地址做运算(加减乘除,   异或…… 均可),如何把得到的结果再存到mem_a中,,然后mem_a再和mem_c运算,在放到mem_a中??
说的有点凌乱,总之,就是如何用verilog实现同址运算?
发表于 2013-10-28 17:27:47 | 显示全部楼层
伪码:

@(p clk)
a <= b + c;

@(p clk)
a <= a + c;
发表于 2013-10-28 21:54:44 | 显示全部楼层
兄弟,
1,ram,最好单独作为一个module,
2,现在的ram都是同步ram,结构是 :收入地址数据是按照时钟上升沿锁存的,输出数据是ram的latch,不妨找些资料看看。现在是没有 reg [7:0] mem_a [0:255] ;的ram了。。。所以同步ram的地址线在ram内部,无法被外部使用。
发表于 2013-10-28 21:56:15 | 显示全部楼层
回复 1# 浩然若枫


   并且,你的模块没有划分好,地址线外部输出。。。。必须吗?换种解决方案
 楼主| 发表于 2013-10-29 07:50:56 | 显示全部楼层
回复 4# kejie

恩,可用用两个ram构成乒乓式结构
 楼主| 发表于 2013-10-29 07:52:39 | 显示全部楼层
回复 2# A1985

恩,差不多多就是这个意思,我现在的想法是用两个ram构成乒乓式结构,貌似也能完成这样的功能。
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