求后仿真

killer5 · 发表于 2013-10-17 10:56:23

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附件是我测试的一个小模块，里面有源文件和testbench文件及整个工程文件，加了时钟约束后，前仿的频率600多Mhz,也没有时序违例，但是后仿真的时候，频率大于100Mhz，就出问题，不知是不是约束的问题。求知道原因的给解答下，谢谢

module.zip (6.9 MB, 下载次数: 5 )

A1985 · 发表于 2013-10-23 11:36:52

时序是否约束对了？先看sta log！

neoitachi · 发表于 2013-10-29 14:15:52

功能仿真时你到10G的频率也不会有问题的，后方加入布线延时当然很容易出现问题，而且你的设计想达到600M基本上应该目前不可能实现的吧。建议你从硬件方面了解一下，硬件语言和软件语言还是有很大不同的额。

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