该学哪门语言？SystemVerilog VS SystemC

2ki · 发表于 2013-6-2 17:59:08

验证还是SV吧

onabc · 发表于 2013-7-7 19:06:56

SystemVerilog

gygyg · 发表于 2013-7-8 06:26:26

似乎ise还不支持sv

zezheng · 发表于 2013-7-14 20:54:47

sv吧，sc偏向于建模方面

zhuyi1234567899 · 发表于 2013-7-15 18:09:52

回复 12# albe2t

验证方法学的一种

nicefun · 发表于 2013-8-15 21:37:19

SV应该是以后的趋势

laser988 · 发表于 2013-8-24 19:43:26

学哪个学精了都行巴

vlsi1217 · 发表于 2013-8-25 09:37:26

就像C和Java一样，语言都要学。不过这学期学SoC设计和验证是用的SV。
SC和Simulink也都会在建模的时候用到。

qwertrt123 · 发表于 2013-8-25 10:17:35

主要用来做系统验证，verilog主要用来RTL设计的

hzdzkjly · 发表于 2013-9-10 15:57:20

SV吧，最近公司在组织学习这个

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