该学哪门语言？SystemVerilog VS SystemC

myqqtop · 发表于 2012-10-10 19:58:25

verilog c

zf20s · 发表于 2012-10-14 17:07:16

拜读了~浏览了一圈大概总结就是SV编写UVM验证平台是主流

shuxu0514v · 发表于 2012-10-15 21:04:41

verilog

kekeguda · 发表于 2012-10-20 11:17:05

感觉SV就是带类的Verilog，SC就是带端口的C语言，没什么本质区别啊

hua20j69 · 发表于 2012-10-26 20:37:32

回复 5# shiyinjita

华为内部各种验证平台都有的，sv/sc/c ...
现在大的趋势是 uvm-based testbench using system-verilog

准确的说，uvm是cadence主推的验证方法学，mentor也加入到uvm阵营里面了
他们的前仿eda工具nc-verilog/questasim都对uvm有很好的支持
不知道synopsys是否还在力守着vmm

至于基于uvm的testbench怎么实现，用sv或sc都行，感觉现在sv居多

建议直接从uvm sv切入，业界主流，相关support资源多，尽量少走点弯路

hsh404 · 发表于 2012-11-2 14:37:38

学习了

Sandeman · 发表于 2012-11-5 22:40:12

酱油来学习~

wslt007 · 发表于 2012-11-15 20:27:22

SYSTEM C , SYSTEM VERILOG 都是系统验证的，设计与验证，前仿和后仿，做技术的应该都懂点，从事哪部分工作，就要对所需技术更加深入。

wslt007 · 发表于 2012-11-15 20:29:33

学无止境啊， MATLAB 的数学仿真功能太强大了

hzh0608 · 发表于 2012-11-25 23:31:09

回复 1# albe2t

说的林肯郡

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