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楼主: albe2t

[求助] 该学哪门语言？SystemVerilog VS SystemC

发表于 2012-9-3 04:17:46 | 显示全部楼层

SC for modeling, SV for verification, so far verilog for design is still OK.

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发表于 2012-9-3 19:43:22 | 显示全部楼层

必然是sv啊

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发表于 2012-9-4 09:49:15 | 显示全部楼层

都学不就好了

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发表于 2012-9-4 10:25:58 | 显示全部楼层

SV will kill VHDL

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发表于 2012-9-4 11:32:32 | 显示全部楼层

应该是SV好些吧

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发表于 2012-9-8 10:06:15 | 显示全部楼层

同问各位大神

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发表于 2012-9-15 19:08:28 | 显示全部楼层

小弟我目前是在學習SV,還請各位大大多多指教...

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非洲小白脸

发表于 2012-9-24 19:35:43 | 显示全部楼层

看情况吧

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发表于 2012-9-24 21:46:53 | 显示全部楼层

现在的主流是SV

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发表于 2012-9-28 10:39:31 | 显示全部楼层

貌似公司里SV用的比较多一些

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