该学哪门语言？SystemVerilog VS SystemC

Sandeman · 发表于 2012-11-5 22:40:12

酱油来学习~

wslt007 · 发表于 2012-11-15 20:27:22

SYSTEM C , SYSTEM VERILOG 都是系统验证的，设计与验证，前仿和后仿，做技术的应该都懂点，从事哪部分工作，就要对所需技术更加深入。

wslt007 · 发表于 2012-11-15 20:29:33

学无止境啊， MATLAB 的数学仿真功能太强大了

hzh0608 · 发表于 2012-11-25 23:31:09

回复 1# albe2t

说的林肯郡

hengsir · 发表于 2012-12-2 17:55:01

听说SC已死。几大验证方法学用的都是SV。
暴弱了发表于 2011-11-23 09:47

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SV已经确定主流地位了，剩下的就是验证方法学之争了。

chengweiquan · 发表于 2012-12-3 10:20:54

SystemVerilog & SystemC
都不能综合吧

desk3000 · 发表于 2012-12-4 13:27:17

我觉得SystemVerilog好一点！！

260000 · 发表于 2012-12-7 12:03:03

CCCC

thinki_cao · 发表于 2012-12-7 13:08:44

verilog主要用来RTL设计的

u886520 · 发表于 2012-12-9 18:17:17

回复 1# albe2t

都好

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