该学哪门语言？SystemVerilog VS SystemC

wgej1987 · 发表于 2013-9-10 17:18:01

验证SV，设计建模SC。不过也许以后SC的验证也会做好。。。

ailnyg · 发表于 2013-9-10 20:36:41

需要哪个学那个

himoi · 发表于 2013-9-26 10:45:41

I like system verilog

thxcai · 发表于 2013-9-26 14:20:57

高级玩意还没接触过

David0515 · 发表于 2013-9-27 16:02:36

thanks~

bsslp · 发表于 2013-10-5 21:06:54

光投票，没有解释吗？

alex5880 · 发表于 2013-10-31 16:12:14

目前都在學習阿~~謝謝

rop195 · 发表于 2013-11-2 15:41:03

学习了

蛋炒饭 · 发表于 2013-12-6 21:18:52

果断SV

xaaa001 · 发表于 2013-12-12 07:17:46

其实现在SV 也比较强大了

但是要做软硬件协同仿真用SC会更方便！

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