在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: albe2t

[求助] 该学哪门语言?SystemVerilog VS SystemC

[复制链接]
发表于 2015-2-3 01:49:25 | 显示全部楼层
sv挺好的
发表于 2015-2-3 10:16:20 | 显示全部楼层
xuexil
发表于 2015-3-10 21:40:42 | 显示全部楼层
什么语言都可以,只要自己感兴趣
发表于 2015-3-15 09:30:07 | 显示全部楼层
验证工程师都要啊
发表于 2015-4-25 18:09:10 | 显示全部楼层
Systemverilog OOP's is very strong than System C.
发表于 2015-4-25 18:12:30 | 显示全部楼层
Coverage is added benfit for SystemVerilog
发表于 2015-4-26 19:54:57 | 显示全部楼层
目前正在学systemverilog
发表于 2015-5-4 14:34:09 | 显示全部楼层
土虫飘过
发表于 2015-7-7 17:42:57 | 显示全部楼层
是看你的工作比較接近硬件還是軟件吧...
硬件當然是SV當道
发表于 2015-9-23 15:48:52 | 显示全部楼层
systemverilog
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-26 03:43 , Processed in 0.023083 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表