该学哪门语言？SystemVerilog VS SystemC

ehsa · 发表于 2016-10-15 23:13:16

ooooooo

ehsa · 发表于 2016-10-15 23:22:34

ok! >

jinuyang · 发表于 2016-10-16 15:11:09

freedeluge2013 · 发表于 2016-10-19 09:26:55

I will use System Verilog

sleeplessvenus · 发表于 2016-10-19 14:19:20

不用纠结了, 现在的FPGA工具都支持SV综合了, 直接做逻辑设计, 灵活~

zcs841017 · 发表于 2017-1-19 23:49:24

都没用过，有verilog基础的话，还是systemverilog比较容易上手吧

sean12 · 发表于 2017-1-22 21:22:46

现在开发都是直接用C了，

wangcaibaobao9 · 发表于 2017-2-16 09:56:35

学习了

finaljoker · 发表于 2017-3-14 21:49:20

谢谢楼主

csgood · 发表于 2017-7-8 06:27:26

肯定先学Systemverilog， design, verification再加上assertion和coverage，都用sv. 是一个大一统的语言。熟练sv以后，要做system modeling的话，再学c++/systemC吧。systemC本质上只是C++宽展的类库。

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